ZHCSXM5A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 模拟输入带宽
        2. 7.3.1.2 模拟前端设计
          1. 7.3.1.2.1 采样干扰滤波器
          2. 7.3.1.2.2 交流耦合
          3. 7.3.1.2.3 直流耦合
      2. 7.3.2 时钟输入
        1. 7.3.2.1 差分与单端时钟输入
        2. 7.3.2.2 信号采集时间调整
      3. 7.3.3 电压基准
        1. 7.3.3.1 内部电压基准
        2. 7.3.3.2 外部电压基准
      4. 7.3.4 数字数据路径和接口
        1. 7.3.4.1 数据路径概述
        2. 7.3.4.2 数字接口
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 输出扰频器
        5. 7.3.4.5 输出位映射器
          1. 7.3.4.5.1 2 线模式
          2. 7.3.4.5.2 1 线模式
          3. 7.3.4.5.3 1/2 线模式
        6. 7.3.4.6 输出数据格式
        7. 7.3.4.7 测试图形
      5. 7.3.5 数字下变频器
        1. 7.3.5.1 抽取操作
        2. 7.3.5.2 数控振荡器 (NCO)
        3. 7.3.5.3 抽取滤波器
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 带抽取因子的输出数据格式
    4. 7.4 器件功能模式
      1. 7.4.1 低延迟模式
      2. 7.4.2 取平均数模式
    5. 7.5 编程
      1. 7.5.1 引脚控制
      2. 7.5.2 串行外设接口 (SPI)
        1. 7.5.2.1 寄存器写入
        2. 7.5.2.2 寄存器读取
      3. 7.5.3 器件配置步骤
      4. 7.5.4 寄存器映射
        1. 7.5.4.1 寄存器详细说明
  9. 8 应用信息免责声明
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
    3. 8.3 初始化设置
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 机械数据

4 引脚配置和功能

图 4-1 HBP 封装、64 引脚 CFP
（顶视图）
表 4-1 引脚功能
引脚类型说明
名称编号
输入
AINP21IADC A 的正模拟输入。
AINM22IADC A 的负模拟输入。
BINP60IADC B 的正模拟输入。
BINM59IADC B 的负模拟输入。
CLKP8IADC A 和 B 的正采样时钟输入。
CLKM9IADC A 和 B 的负采样时钟输入。
VREF4I1.6V 外部电压基准输入。
REFGND5I电压基准接地。当使用内部或外部基准模式时，该引脚允许去耦电容器靠近 VREF 输入放置。
CTRL6I该引脚用于配置上电时的默认采样时钟类型和电压基准源（请参阅节 7.5.1）。有一个到 AVDD 的内部 100kΩ 上拉电阻器。
PDN/SYNC3I双用途高电平有效引脚。可将此引脚配置为控制器件的断电状态或用作同步输入。引脚功能可以通过 SPI 配置（默认功能为 PDN）。该引脚具有内部 21kΩ 下拉电阻器。
复位12I高电平有效复位引脚。该引脚具有内部 21kΩ 下拉电阻器。
DCLKINP39I接口时钟的正输入。该引脚通过内部 100Ω 端接电阻器连接到 DCLKINM。
DCLKINM38I接口时钟的负输入。该引脚通过内部 100Ω 端接电阻器连接到 DCLKINP。
输出
DA0P29O接口通道 A0 的正输出。
DA0M28O接口通道 A0 的负输出。
DA1P27O接口通道 A1 的正输出。
DA1M26O接口通道 A1 的负输出。
DB0P52O接口通道 B0 的正输出。
DB0M53O接口通道 B0 的负输出
DB1P54O接口通道 B1 的正输出。
DB1M55O接口通道 B1 的负输出。
DCLKP37O接口时钟的正输出。
DCLKM36O接口时钟的负输出。
FCLKP42O接口帧时钟的正输出。
FCLKM43O接口帧时钟的负输出。
VCM11O模拟输入的共模输出电压（通常为 0.95V）。
SPI
SEN25I低电平有效 SPI 使能端。该引脚具有内部 21kΩ 下拉电阻器至 AVDD。
SCLK56ISPI 时钟输入。该引脚具有内部 21kΩ 下拉电阻器。
SDIO13I/OSPI 数据输入或输出。该引脚具有内部 21kΩ 下拉电阻器。
POWER
AVDD7、24、57I模拟电源输入，1.8V。
GND20、23、58、61I接地电源输入，0V。
IOVDD35、44I接口电源输入，1.8V。
IOGND40I接口接地电源输入，0V。
其他
DAPDAP-芯片连接焊盘（散热焊盘），连接至 GND。
NC1、2、10、14、15、16、17、18、19、30、31、32、33、34、41、45、46、47、48、49、50、51、62、63、64-无连接引脚。接地或保持悬空。(1)
(1) 散热焊盘和顶部金属盖连接到引脚 17。可以接地或无连接。