ZHCSXM5A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 模拟输入带宽
        2. 7.3.1.2 模拟前端设计
          1. 7.3.1.2.1 采样干扰滤波器
          2. 7.3.1.2.2 交流耦合
          3. 7.3.1.2.3 直流耦合
      2. 7.3.2 时钟输入
        1. 7.3.2.1 差分与单端时钟输入
        2. 7.3.2.2 信号采集时间调整
      3. 7.3.3 电压基准
        1. 7.3.3.1 内部电压基准
        2. 7.3.3.2 外部电压基准
      4. 7.3.4 数字数据路径和接口
        1. 7.3.4.1 数据路径概述
        2. 7.3.4.2 数字接口
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 输出扰频器
        5. 7.3.4.5 输出位映射器
          1. 7.3.4.5.1 2 线模式
          2. 7.3.4.5.2 1 线模式
          3. 7.3.4.5.3 1/2 线模式
        6. 7.3.4.6 输出数据格式
        7. 7.3.4.7 测试图形
      5. 7.3.5 数字下变频器
        1. 7.3.5.1 抽取操作
        2. 7.3.5.2 数控振荡器 (NCO)
        3. 7.3.5.3 抽取滤波器
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 带抽取因子的输出数据格式
    4. 7.4 器件功能模式
      1. 7.4.1 低延迟模式
      2. 7.4.2 取平均数模式
    5. 7.5 编程
      1. 7.5.1 引脚控制
      2. 7.5.2 串行外设接口 (SPI)
        1. 7.5.2.1 寄存器写入
        2. 7.5.2.2 寄存器读取
      3. 7.5.3 器件配置步骤
      4. 7.5.4 寄存器映射
        1. 7.5.4.1 寄存器详细说明
  9. 8 应用信息免责声明
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
    3. 8.3 初始化设置
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 机械数据

5.8 时序要求

除非另有说明，否则典型值的适用条件为：TA = 25°C，MIN 和 MAX 时序值在整个温度范围内进行表征 TMIN = –55°C 至 TMAX = 105°C 且未经生产测试，ADC 采样率 = 125MSPS，50% 时钟占空比，AVDD = IOVDD = 1.8V，1.6V 外部基准和 –1dBFS 差分输入。
参数 测试条件 最小值 标称值 最大值 单位
ADC 时序规格
tAD 孔径延迟 0.85 ns
tA 孔径抖动 具有快速边缘的方波时钟 250 fs
tACQ 信号采集周期，以采样时钟下降沿为基准 -TS/4 采样时钟周期
tCONV 信号转换周期，以采样时钟下降沿为基准 6 ns
唤醒时间 断电后的数据有效时间 外部 1.6V 基准，差分时钟 100 µs
tS，SYNC SYNC 输入信号的设置时间 以采样时钟上升沿为基准 500 ps
tH，SYNC SYNC 输入信号的保持时间 以采样时钟上升沿为基准 600
ADC 延迟 信号输入到数据输出 1/2 线 SLVDS 1 时钟周期
1 线 SLVDS 1
2 线 SLVDS 2
2 倍实时抽取率 21   输出时钟周期
2 倍复杂抽取率   22  
4 倍、8 倍、16 倍、32 倍实时或复杂抽取率   23  
接口时序：串行 LVDS 接口
tPD 传播延迟：采样时钟下降沿到 DCLK 上升沿 采样时钟下降沿到 DCLKIN 上升沿的延迟小于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 2 +
TDCLK +
tCDCLK		 3 +
TDCLK +
tCDCLK		 4 +
TDCLK +
tCDCLK		 ns
采样时钟下降沿到 DCLKIN 上升沿的延迟大于或等于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 2 +
tCDCLK		 3 +
tCDCLK		 4 +
tCDCLK
tCD DCLK 上升沿到输出数据延迟 FOUT = 65MSPS，数据速率 = 455MBPS，2 线 0 0.1 0.3 ns
FOUT = 125MSPS，数据速率 = 875MBPS，2 线 -0.2 0.1 0.3
FOUT = 65MSPS，数据速率 = 910MBPS，1 线 0 0.1 0.3
tDV 数据有效 FOUT = 65MSPS，数据速率 = 455MBPS，2 线 1.8 1.9 2 ns
FOUT = 125MSPS，数据速率 = 875MBPS，2 线 0.6 0.8 0.9
Fout = 65MSPS，数据速率 = 910MBPS，1 线 0.6 0.8 0.9
串行编程接口（SCLK、SEN、SDIO）- 输入
fCLK(SCLK) 串行时钟频率 20 MHz
tSU(SEN) SEN 到 SCLK 的上升沿 10 ns
tH(SEN) 通过 SCLK 上升沿进行 SEN 17
tSU(SDIO) SDIO 到 SCLK 的上升沿 17
tH(SDIO) 通过 SCLK 上升沿进行 SDIO 10
串行编程接口 (SDIO) - 输出
t(OZD) SDIO 高阻态至 LoZ 19 ns
t(ODZ) SDIO LoZ 至高阻态 17
t(OD) SCLK 的下降沿至 SDIO 数据有效 19