ZHCSXM5A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 模拟输入带宽
        2. 7.3.1.2 模拟前端设计
          1. 7.3.1.2.1 采样干扰滤波器
          2. 7.3.1.2.2 交流耦合
          3. 7.3.1.2.3 直流耦合
      2. 7.3.2 时钟输入
        1. 7.3.2.1 差分与单端时钟输入
        2. 7.3.2.2 信号采集时间调整
      3. 7.3.3 电压基准
        1. 7.3.3.1 内部电压基准
        2. 7.3.3.2 外部电压基准
      4. 7.3.4 数字数据路径和接口
        1. 7.3.4.1 数据路径概述
        2. 7.3.4.2 数字接口
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 输出扰频器
        5. 7.3.4.5 输出位映射器
          1. 7.3.4.5.1 2 线模式
          2. 7.3.4.5.2 1 线模式
          3. 7.3.4.5.3 1/2 线模式
        6. 7.3.4.6 输出数据格式
        7. 7.3.4.7 测试图形
      5. 7.3.5 数字下变频器
        1. 7.3.5.1 抽取操作
        2. 7.3.5.2 数控振荡器 (NCO)
        3. 7.3.5.3 抽取滤波器
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 带抽取因子的输出数据格式
    4. 7.4 器件功能模式
      1. 7.4.1 低延迟模式
      2. 7.4.2 取平均数模式
    5. 7.5 编程
      1. 7.5.1 引脚控制
      2. 7.5.2 串行外设接口 (SPI)
        1. 7.5.2.1 寄存器写入
        2. 7.5.2.2 寄存器读取
      3. 7.5.3 器件配置步骤
      4. 7.5.4 寄存器映射
        1. 7.5.4.1 寄存器详细说明
  9. 8 应用信息免责声明
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
    3. 8.3 初始化设置
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 机械数据

7.3.4.3 DCLKIN

DCLKIN 是 ADC3664-SP 的外部时钟，其中该时钟的延迟版本用作输出接口时钟 (DCLK)。DCLKIN 可配置为通过 SPI（0x244 的 D5）从外部或内部偏置到 1.2V 共模电压。DCLKIN 还具有内部 100Ω 端接电阻。

注： DCLKIN 可达到最大 500MHz，这会将 LVDS 通道限制为每个通道最大 1Gbps，因为数据同时在 DCLK 的上升沿和下降沿发送。

鉴于 ADC3664-SP 的低延迟架构，需要控制采样时钟 (CLK) 和 DCLKIN 之间的关系。DCLKIN 和 CLK 必须锁相到相同的基准频率。CLK 和 DCLKIN 的下降沿需要相隔 2.5ns，否则会发生时序违例。如果观察到时序违例，内部时序违例检测电路会在 CLK 和 DCLKIN 之间增加 1ns 的延迟。可以通过一个 DCLK 周期内 tPD 规格的变化观察到该检测电路的影响。