ZHCSV24A March   2024  – December 2025 LMK05318B-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息：4 层 JEDEC，标准 PCB
    5. 6.5 热性能信息：10 层定制 PCB
    6. 6.6 电气特性
    7. 6.7 时序图
    8. 6.8 典型特性
  8. 7 参数测量信息
    1. 7.1 输出时钟测试配置
  9. 8 详细说明
    1. 8.1 概述
      1. 8.1.1 符合 ITU-T G.8262 (SyncE) 标准
    2. 8.2 功能方框图
      1. 8.2.1 PLL 架构概述
      2. 8.2.2 DPLL 模式
      3. 8.2.3 仅 APLL 模式
    3. 8.3 特性说明
      1. 8.3.1  振荡器输入 (XO_P/N)
      2. 8.3.2  基准输入（PRIREF_P/N 和 SECREF_P/N）
      3. 8.3.3  时钟输入连接和端接
      4. 8.3.4  基准输入多路复用器选择
        1. 8.3.4.1 自动输入选择
        2. 8.3.4.2 手动输入选择
      5. 8.3.5  无中断切换
      6. 8.3.6  基准输入上的间隙时钟支持
      7. 8.3.7  输入时钟和 PLL 监控、状态和中断
        1. 8.3.7.1 XO 输入监控
        2. 8.3.7.2 基准输入监控
          1. 8.3.7.2.1 基准验证计时器
          2. 8.3.7.2.2 振幅监控器
          3. 8.3.7.2.3 频率监控
          4. 8.3.7.2.4 漏脉冲监控器（后期检测）
          5. 8.3.7.2.5 矮脉冲监控器（早期检测）
          6. 8.3.7.2.6 1PPS 相位验证监控器
            1. 8.3.7.2.6.1 检查 1PPS 锁定的 XO 输入频率精度
        3. 8.3.7.3 PLL 锁定检测器
        4. 8.3.7.4 调优字历史记录
        5. 8.3.7.5 状态输出
        6. 8.3.7.6 中断
      8. 8.3.8  PLL 关系
        1. 8.3.8.1  PLL 频率关系
        2. 8.3.8.2  模拟 PLL（APLL1、APLL2）
        3. 8.3.8.3  APLL 参考路径
          1. 8.3.8.3.1 APLL XO 倍频器
          2. 8.3.8.3.2 APLL1 XO 基准 (R) 分频器
          3. 8.3.8.3.3 APLL2 基准 (R) 分频器
        4. 8.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 8.3.8.5  APLL 反馈分频器路径
          1. 8.3.8.5.1 APLL1N 分频器，具有 SDM
          2. 8.3.8.5.2 APLL2N 分频器，具有 SDM
        6. 8.3.8.6  APLL 环路滤波器（LF1、LF2）
        7. 8.3.8.7  APLL 压控振荡器（VCO1、VCO2）
          1. 8.3.8.7.1 VCO 校准
        8. 8.3.8.8  APLL VCO 时钟分配路径（P1、P2）
        9. 8.3.8.9  DPLL 基准 (R) 分频器路径
        10. 8.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 8.3.8.11 DPLL 环路滤波器 (DLF)
        12. 8.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 8.3.9  输出时钟分配
      10. 8.3.10 输出通道多路复用器
      11. 8.3.11 输出分频器 (OD)
      12. 8.3.12 时钟输出 (OUTx_P/N)
        1. 8.3.12.1 交流差分输出 (AC-DIFF)
        2. 8.3.12.2 HCSL 输出
        3. 8.3.12.3 1.8V LVCMOS 输出
        4. 8.3.12.4 LOL 期间输出自动静音
      13. 8.3.13 无毛刺输出时钟启动
      14. 8.3.14 时钟输出连接和端接
      15. 8.3.15 输出同步 (SYNC)
      16. 8.3.16 1PPS 输入到输出相位对齐 (PRIREF-to-OUT7 SYNC)
        1. 8.3.16.1 PRIREF-to-OUT7 SYNC 相位计算
    4. 8.4 器件功能模式
      1. 8.4.1 器件启动
        1. 8.4.1.1 器件上电复位 (POR)
        2. 8.4.1.2 PLL 启动序列
        3. 8.4.1.3 HW_SW_CTRL 引脚功能
        4. 8.4.1.4 使用 EEPROM
      2. 8.4.2 PLL 工作模式
        1. 8.4.2.1 自由运行模式
        2. 8.4.2.2 锁定获取
        3. 8.4.2.3 锁定模式
        4. 8.4.2.4 保持模式
      3. 8.4.3 数控振荡器 (DCO) 模式
        1. 8.4.3.1 DCO 频率步长
        2. 8.4.3.2 DCO 直接写入模式
    5. 8.5 编程
      1. 8.5.1 接口和控制
      2. 8.5.2 I2C 串行通信
        1. 8.5.2.1 I2C 块寄存器传输
      3. 8.5.3 SPI 串行通信
        1. 8.5.3.1 SPI 块寄存器传输
      4. 8.5.4 寄存器映射和 EEPROM 映射生成
      5. 8.5.5 通用寄存器编程序列
      6. 8.5.6 EEPROM 编程流
        1. 8.5.6.1 使用方法 1（寄存器提交）执行 EEPROM 编程
          1. 8.5.6.1.1 使用寄存器提交来写入 SRAM
          2. 8.5.6.1.2 对 EEPROM 进行编程
        2. 8.5.6.2 使用方法 2（直接写入）执行 EEPROM 编程
          1. 8.5.6.2.1 使用直接写入来写入 SRAM
          2. 8.5.6.2.2 EEPROM 中的用户可编程字段
      7. 8.5.7 读取 SRAM
      8. 8.5.8 读取 EEPROM
      9. 8.5.9 EEPROM 启动模式默认配置
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 器件启动序列
      2. 9.1.2 关断 (PDN) 引脚
      3. 9.1.3 电源轨时序、电源斜升速率和混合电源域
        1. 9.1.3.1 混合电源
        2. 9.1.3.2 上电复位 (POR) 电路
        3. 9.1.3.3 从单电源轨上电
        4. 9.1.3.4 从双电源轨上电
        5. 9.1.3.5 非单调或缓慢上电电源斜坡
      4. 9.1.4 XO 启动缓慢或延迟
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 优秀设计实践
    4. 9.4 电源相关建议
      1. 9.4.1 电源旁路
      2. 9.4.2 器件电流和功耗
        1. 9.4.2.1 电流消耗计算
        2. 9.4.2.2 功耗计算
        3. 9.4.2.3 示例
    5. 9.5 布局
      1. 9.5.1 布局指南
      2. 9.5.2 布局示例
      3. 9.5.3 热可靠性
        1. 9.5.3.1 支持高达 105°C 的 PCB 温度
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 TICS Pro
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

3 说明

LMK05318B-Q1 是一款高性能网络同步器和抖动清除器，旨在满足基于以太网的网络应用的严格要求。

该器件集成了一个 DPLL 和两个 APLL，可通过可编程环路带宽 (LBW) 提供无中断切换和抖动衰减功能，LBW 具有一个外部环路滤波电容器，可充分提升灵活性和易用性。

APLL1 具有超高性能 PLL，在 VCO1 中采用 TI 专有体声波 (BAW) 技术，可在 312.5MHz 频率下生成具有 50fs（典型值）的 RMS 抖动（12kHz 至 20MHz）的输出时钟，而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 采用传统的 LC VCO，可提供用于第二频率域和/或同步域的选项。

集成的 EEPROM 可用于在启动时定义系统配置。内部 LDO 稳压器可提供出色的电源噪声抑制 (PSNR)，从而降低了电源分配网络的成本和复杂性。

封装信息
器件型号 封装(1) 封装尺寸(2)
LMK05318B-Q1 RGZ（VQFN，48） 7mm × 7mm
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附录。
(2) 封装尺寸（长 × 宽）为标称值，并包括引脚（如适用）。
LMK05318B-Q1 典型系统方框图典型系统方框图