ZHCSV24A March 2024 – December 2025 LMK05318B-Q1
PRODUCTION DATA
LMK05318B-Q1 具有两个基准输入、一个数字 PLL (DPLL)、两个具有集成 VCO 的模拟 PLL (APLL)，以及八个输出时钟，来自 APLL1 的 RMS 相位抖动典型值为 50fs，来自 APLL2 的 RMS 相位抖动典型值为 130fs。该器件具有超低抖动和高 PSNR 性能，可降低高速串行链路中的误码率 (BER)。
APLL1 使用具有超高品质因数的超高性能 BAW VCO (VCBO)，因此与外部振荡器 (XO) 输入时钟的相位噪声或频率没有相关性。这样可显著降低整体解决方案成本，并可以使用现成的 XO、TCXO 或 OCXO 来满足应用的自由运行和保持频率稳定性要求。APLL1 与 DPLL 级联，从而允许 APLL1 域锁定到 DPLL 基准输入来生成同步时钟。APLL2 可用于生成不相关的时钟频率，从而锁定到 APLL1 域或自由运行 XO 输入。
DPLL 基准输入多路复用器支持通过软件或引脚控制进行自动输入选择或手动输入选择。该器件使用专有相位抵消技术来提供无中断切换，可实现卓越的相位瞬态性能（典型值为 ±50ps）。基准时钟输入监控块可监控时钟输入，并会在检测到基准缺失 (LOR) 时执行无中断切换或保持。一旦违反为输入监控器 [包括振幅、、漏脉冲和早期脉冲、矮脉冲和 1PPS（每秒脉冲）检测器] 设置的阈值限制，就会检测到 LOR 条件。可以依据时钟输入来设置和启用每个输入检测器的阈值限制。调优字历史记录监控器功能根据锁定时的历史平均频率确定进入保持状态时的初始输出频率精度，从而更大限度减少 LOR 条件期间的频率和相位干扰。
该器件具有八个输出及可编程驱动器，最多允许八个差分时钟，或差分时钟的组合，以及最多四个 1.8V LVCMOS 对（每对两个输出）。可以通过输出多路复用器从 APLL/VCO 域选择输出时钟。输出分频器具有同步 (SYNC) 功能，允许多个输出的相位对齐。输出 7 (OUT7) 可以支持 1PPS 输出。
为了支持 IEEE 1588 PTP 外设时钟或其他时钟控制应用，DPLL 还支持频率分辨率低于 0.001ppb（十亿分之一）的 DCO 模式，可通过外部软件或引脚控制实现精确的频率和相位调整。
该器件可通过 I2C 或 SPI 实现完全编程，并通过内部 EEPROM 支持自定义启动频率配置，EEPROM 在出厂时已预先编程，如果需要，可在系统内编程。可通过状态引脚和中断寄存器查看时钟输入和 PLL 监控状态，从而实现全面的诊断功能。
DPLL 支持用于抖动和漂移衰减的可编程环路带宽，而两个 APLL 支持分数频率转换，可实现灵活的时钟生成。DPLL 支持的同步选项包括具有相位抵消功能的无中断切换、数字保持、以及频率步长小于 0.001ppb（十亿分之一）的 DCO 模式，可实现精密时钟控制（IEEE 1588 PTP 外设）。DPLL 只能锁相到 PRIREF 上的 1PPS（每秒脉冲）基准输入。高级基准输入监控块可提供强大的时钟故障检测，并有助于在发生基准丢失 (LOR) 时显著减少输出时钟干扰。
该器件可使用常用的低频 TCXO 或 OCXO 来根据同步标准设置自由运行或保持输出频率稳定性。否则，当自由运行或保持频率稳定性和漂移并不重要时，该器件可以使用标准 XO。该器件可通过 I2C 或 SPI 接口实现完全编程，在通电后支持通过内部 EEPROM 进行自定义频率配置。EEPROM 在出厂时进行了预编程，且可根据需要进行系统内编程。