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ZHCSTG5A October 2023 – February 2025 ADC12QJ1600-SEP

PRODUCTION DATA

6.3.4.3 可选 CMOS 时钟输出（ORC、ORD）

当通过 CLKCFG[1:0] 或 SPI 进行配置时，ORC 和 ORD 上提供了额外的 CMOS PLL 基准时钟输出。当 CLKCFG[1:0] 用于启用时钟输出且 PD 保持低电平时，时钟输出在器件上电时可用。将 PD 引脚设置为高电平会禁用这些输出；因此，当系统运行需要这些时钟时，不应使用 PD 引脚。通过 DIVREF_C_MODE 和 DIVREF_D_MODE SPI 寄存器设置，CLKCFG[1:0] 引脚可实现 SPI 寄存器覆盖。请注意，CLKCFG[1:0] 可用于启用或禁用 ORC 和 ORD 并设置 ORC 的输出分频器，但不能设置 ORD 的输出分频器（仅启用或禁用）。DIVREF_C 和 DIVREF_D 功能的优先级高于超范围，如表 6-4 和表 6-5所示。将这些输出用作时钟输出会导致输出频率下的 ADC 输出频谱中出现杂散，并且输出频率的谐波也会出现杂散。将这些输出上的电容负载限制在10pF 以下，以限制噪声影响。

注：

DIVREF_D 功能仅在 DIVREF_C 也启用 (DIVREF_C_MODE > 0) 时可用。如果只需要一个时钟输出，应将外部器件连接到 ORC 并启用 DIVREF_C 功能。

表 6-4 设置 ORC 功能

CPLL_OVR_EN	CLKCFG1	CLKCFG0	DIVREF_C_MODE	OVR_EN	ORC 功能
0	0	0	X	0	禁用
0	0	0	X	1	通道 C 超范围
0	0	1	X	X	PLL 基准
0	1	0	X	X	PLL 基准 / 2
0	1	1	X	X	PLL 基准 / 4
1	X	X	0x0	0	禁用
1	X	X	0x0	1	通道 C 超范围
1	X	X	0x1	X	PLL 基准
1	X	X	0x2	X	PLL 基准 / 2
1	X	X	0x3	X	PLL 基准 / 4

表 6-5 设置 ORD 功能

CPLL_OVR_EN	CLKCFG1	CLKCFG0	DIVREF_D_MODE	OVR_EN	ORD 功能
0	0	0	X	0	禁用
0	0	0	X	1	通道 D 超范围
0	0	1	X	X	PLL 基准
0	1	0	X	X	PLL 基准
0	1	1	X	X	PLL 基准
0	0	0	0x0	0	禁用
1	X	X	0x0	1	通道 D 超范围
1	X	X	0x1	X	PLL 基准
1	X	X	0x2	X	PLL 基准 / 2
1	X	X	0x3	X	PLL 基准 / 4