ZHCSTG5A October   2023  – February 2025 ADC12QJ1600-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：AC 规范
    8. 5.8  开关特性
    9. 5.9  时序要求
    10. 5.10 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
        4. 6.3.1.4 ADC 内核
          1. 6.3.1.4.1 ADC 工作原理
          2. 6.3.1.4.2 ADC 内核校准
          3. 6.3.1.4.3 模拟基准电压
          4. 6.3.1.4.4 ADC 超范围检测
          5. 6.3.1.4.5 误码率 (CER)
      2. 6.3.2 温度监测二极管
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 转换器 PLL (C-PLL)，用于采样时钟生成
        2. 6.3.4.2 LVDS 时钟输出（PLLREFO±、TRIGOUT±）
        3. 6.3.4.3 可选 CMOS 时钟输出（ORC、ORD）
        4. 6.3.4.4 用于 JESD204C 子类 1 确定性延迟的 SYSREF
          1. 6.3.4.4.1 用于多器件同步和确定性延迟的 SYSREF 采集
          2. 6.3.4.4.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      5. 6.3.5 JESD204C 接口
        1. 6.3.5.1  传输层
        2. 6.3.5.2  扰频器
        3. 6.3.5.3  链路层
        4. 6.3.5.4  8B 或 10B 链路层
          1. 6.3.5.4.1 数据编码（8B 或 10B）
          2. 6.3.5.4.2 多帧和本地多帧时钟 (LMFC)
          3. 6.3.5.4.3 代码组同步 (CGS)
          4. 6.3.5.4.4 初始通道对齐序列 (ILAS)
          5. 6.3.5.4.5 帧和多帧监控
        5. 6.3.5.5  64B 或 66B 链路层
          1. 6.3.5.5.1 64B 或 66B 编码
          2. 6.3.5.5.2 多块、扩展多块和本地扩展多块时钟 (LEMC)
            1. 6.3.5.5.2.1 使用同步报头的模块、多块和扩展多块对齐
              1. 6.3.5.5.2.1.1 循环冗余校验 (CRC) 模式
              2. 6.3.5.5.2.1.2 正向纠错 (FEC) 模式
          3. 6.3.5.5.3 初始通道对齐
          4. 6.3.5.5.4 模块、多块和扩展多块对齐监控
        6. 6.3.5.6  物理层
          1. 6.3.5.6.1 串行器/解串器预加重功能
        7. 6.3.5.7  JESD204C 启用
        8. 6.3.5.8  多器件同步和确定性延迟
        9. 6.3.5.9  在子类 0 系统中运行
        10. 6.3.5.10 报警监控
          1. 6.3.5.10.1 时钟翻转检测
          2. 6.3.5.10.2 FIFO 翻转检测
    4. 6.4 器件功能模式
      1. 6.4.1 低功耗模式和高性能模式
      2. 6.4.2 JESD204C 模式
        1. 6.4.2.1 JESD204C 传输层数据格式
        2. 6.4.2.2 64B 或 66B 同步标头流配置
        3. 6.4.2.3 冗余数据模式（备选信道）
      3. 6.4.3 断电模式
      4. 6.4.4 测试模式
        1. 6.4.4.1 串行器测试模式详细信息
        2. 6.4.4.2 PRBS 测试模式
        3. 6.4.4.3 时钟图形模式
        4. 6.4.4.4 斜坡测试模式
        5. 6.4.4.5 近程和远程传输测试模式
          1. 6.4.4.5.1 近程传输测试模式
        6. 6.4.4.6 D21.5 测试模式
        7. 6.4.4.7 K28.5 测试模式
        8. 6.4.4.8 重复 ILA 测试模式
        9. 6.4.4.9 修改的 RPAT 测试模式
      5. 6.4.5 校准模式和修整
        1. 6.4.5.1 前台校准模式
        2. 6.4.5.2 后台校准模式
        3. 6.4.5.3 低功耗后台校准 (LPBG) 模式
      6. 6.4.6 偏移校准
      7. 6.4.7 修整
    5. 6.5 编程
      1. 6.5.1 使用串行接口
      2. 6.5.2 SCS
      3. 6.5.3 SCLK
      4. 6.5.4 SDI
      5. 6.5.5 SDO
      6. 6.5.6 流模式
      7. 6.5.7 SPI_Register_Map 寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 激光雷达 (LiDAR) 数字转换器
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 模拟前端要求
          2. 7.2.1.2.2 计算时钟和串行器/解串器频率
        3. 7.2.1.3 应用曲线
    3. 7.3 初始化设置
    4. 7.4 电源相关建议
      1. 7.4.1 电源时序
    5. 7.5 布局
      1. 7.5.1 布局指南
      2. 7.5.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.4.5.2 后台校准模式

后台校准模式支持 ADC 持续运行，且不会中断数据。通过激活已校准的额外 ADC 内核来接管之前其他任一有源 ADC 内核的运行，而使此项运行能持续。在四通道器件中，ADC 内核 0 和 1 共享一个额外的 ADC 内核（ADC 内核 2），ADC 内核 4 和 5 共享另一个额外的 ADC 内核（ADC 内核 3）。当 ADC 内核脱机时，对 ADC 进行校准，然后可以转而校准下一个 ADC。这一过程会持续运行，确保无论系统工作条件如何变化，ADC 内核都能始终提供出色的性能。一次只校准一个内核以降低功耗，但与前台校准模式相比，额外的有源 ADC 内核确实会增加功耗。低功耗后台校准 (LPBG) 模式 部分所述的低功耗后台校准 (LPBG) 模式提供了与标准后台校准模式相比更低的平均功耗。可以通过设置 CAL_BG来启用后台校准。CAL_TRIG_EN 必须设置为 0，CAL_SOFT_TRIG 必须设置为 1。

在内核切换过程时，已非常小心地以最大限度地减少对转换数据的影响，但是，随着内核交换，转换器数据上仍可能会出现短暂的毛刺脉冲。建议将寄存器 ADC_SRC_DLY（地址= 0x9A）设置为 0x1F，并将 MUX_SEL_DLY （地址= 0x9B）设置为 0x1E。

有关正弦波和直流信号中可能出现的干扰示例，请参阅典型特性。