ZHCSPQ8 December 2025 ADS122S14
PRODUCTION DATA
GPIO3 可配置为专用 DRDY 输出引脚(GPIO3_CFG[1:0] = 10b 或 11b,GPIO3_SRC = 1b)。无论 CS 为高电平还是低电平,DRDY 都是有源输出。
当转换开始时,DRDY 驱动为高电平,而当转换数据就绪时驱动为低电平。DRDY 在 MSB 转换数据读取的第八个 SCLK 下降沿驱动回高电平,如图 7-17所示。如果未读取转换数据,DRDY 会在下一个下降沿之前产生高脉冲 tW(DRH)。每当器件编程为在转换停止后进入待机模式(STBY_MODE 位 = 1b)时,DRDY 在转换为低电平后 4 个 tMOD 将被驱动回高电平。
有关 DRDY 引脚操作的更多详细信息,请参阅DRDY 引脚行为部分。