ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
LIDAR 系统示例使用四个以 1GSPS 运行的 ADC 通道，并借助器件的片上时钟特性来减小系统尺寸和降低成本。通过单端时钟输入 (CLK_SE) ，利用 50MHz 晶体对该器件计时，而因为有了集成时钟特性，可省去外部时钟元件。内部 PLL (C-PLL) 为 ADC 内核生成 1GHz 采样时钟。通过 PLLREFO 输出至 FPGA，重复 50MHz PLL 基准以生成包括应用层时钟在内的 FPGA 内部时钟。50MHz 基准在 FPGA 中进行分频，生成 SYSREF 信号，再将该信号发送到 FPGA JESD204C 内核和器件，以实现确定性延迟。
示例系统中使用了许多时钟频率，如 图 6-13所示。基准时钟频率 (fREF) 由设计人员选择，在这种情况下选择为 50MHz，这是能支持的最小参考频率且很容易地放大到 1GHz。采样率按系统要求设定，即 1GSPS (fS)。按照采样时钟生成所需转换器 PLL (C-PLL)部分中的规定，选择 C-PLL 的 V、P 和 N 分频器，该部分与参考频率一起决定 VCO 频率 (fVCO)。选择 JMODE 8 是为了满足 FPGA 串行器/解串器要求（4 个通道，最大速率为 12.5Gbps)，即 64B 或 66B 模式。TRIGOUT 为 FPGA (fTRIGOUT) 提供 FPGA 串行器/解串器 PLL 基准时钟，而 PLLREFO 为 FPGA 内核逻辑提供基准时钟。如需要，ORC (fORC ) 和 ORD (fORD) 为 FPGA 或外设提供额外的时钟输出。在 FPGA 内生成 SYSREF 并发送到 ADC，以实现确定性延迟。由于时序限制，通常不建议这样做，但低基准频率 (50MHz) 会显著放宽 SYSREF 设置和保持时序，SYSREF 窗口化功能可以验证 SYSREF 相对于基准时钟的正确捕获时序。除了满足 JESD204 协议要求外，SYSREF 频率还必须均匀分为基准时钟频率，这样在使用 C-PLL 时，可实现确定性延迟。表 7-2 中总结了频率和速率计算。
| 时钟 | 符号 | 计算 | 频率 |
|---|---|---|---|
| 参考时钟 | fREF | 由设计人员选择 | 50MHz |
| 采样率 | fS | 系统要求 | 1GSPS |
| C-PLL VCO | fVCO | fVCO = fSx P x V 其中 P 为 2，V 为 4 | 8GHz |
| 串行器/解串器线速率 | fLINERATE | fLINERATE = fSx R 其中，在 JMODE 8 中，R 为 12.375（请参阅 表 6-15） | 12.375Gbps/通道（4 个通道） |
| TRIGOUT 时钟输出 | fTRIGOUT | fTRIGOUT = fLINERATE/ RX_DIV 其中 RX_DIV 为 32 (TRIGOUT_CTRL=0x81) | 386.71875MHz |
| SYSREF | fSYSREF | fSYSREF = fLINERATE/ (66 x 32 x E x n) 其中，在 JMODE 8（64B/66B 模式）中，E 为 3，并选择 n，使得 fSYSREF 是 fREF 的整数除法 (n = 5) | 390.625kHz |
| ORC 时钟输出 | fORC | fORC = fREF/2 （请参阅 表 6-4） | 25MHz |
| ORD 时钟输出 | fORD | fORD = fREF （请参阅 表 6-5） | 50MHz |
| FPGA 内核时钟 | fFPGA | fFPGA = fREF x M (1)(2)其中，M 是一个整数值，选择为 5 | 250MHz（每个周期的 4 个样本） |