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ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP

PRODUCTION DATA

6.3.4.1 转换器 PLL (C-PLL)，用于采样时钟生成

配有集成 VCO 的内部 PLL 称为转换器 PLL (C-PLL)，可用于从低频基准信号生成高速采样时钟，以简化系统时钟架构，并避免高速时钟在电路板周围布线。图 6-4展示了 C-PLL 架构。通过将 PLL_EN 引脚设置为高电平来启用 PLL。

图 6-4 转换器 PLL (C-PLL) 架构

如果将 PLLREF_SE 引脚设置为低电平，则 PLL 从 CLK± 引脚获取低频基准时钟；如果将 PLLREF_SE 引脚设置为高电平，则 PLL 从 SE_CLK 引脚获取低频基准时钟。基准时钟直接应用于相位频率检测器 (PFD)。PFD 将基准时钟相位与从 VCO 分频的时钟相位进行比较。因此, VCO 频率 (f_VCO) 除以路径中的所有分频器 (V、P、N ) 必须等于基准时钟频率 (f_REF)。然后，采样频率 (f_S) 等于基准频率乘以 N 分频器之积或 VCO 频率除以 V 和 P 分频器之商。方程式 2 和方程式 3 指定了控制 PLL 运行的公式。

方程式 2. f_S = f_VCO ÷ (V × P)

其中

f_S 是 ADC 内核采样率
f_VCO 是 VCO 频率
V 是 VCO 分频器
P 是 VCO 预分频器

方程式 3. f_REF × N = f_S

其中

f_REF 是 PLL 基准频率
N 是 PLL 反馈分频器

方程式 4 可用于计算 V 和 P 分频器的乘积 (V×P)。只需选择 V 和 P，使它们的乘积等于所计算出的乘积。方程式 5 可用于根据所需的采样率和基准频率计算 N 分频器。

方程式 4. V × P = f_VCO ÷ f_S

方程式 5. N = f_S ÷ f_REF

器件中的 VCO 调谐范围有限，这限制了 PLL 可生成的 ADC 采样率。表 6-3 中提供了可用的 VCO 分频值（P 和 V 的乘积）和生成的采样率。当启用 PLL 时，器件只有表 6-3 中的采样率可用。如果 PLL 不支持所需的采样率，则必须禁用 PLL，并向 CLK± 引脚提供所需的采样时钟。

表 6-3 可用的 VCO 分频值和可实现的 ADC 采样率

VCO 分频值 (P×V)	最小 ADC 内核采样率	最大 ADC 内核采样率
5	1440 MSPS	1600 MSPS
6	1200 MSPS	1367 MSPS
8	900 MSPS	1025 MSPS
10	720 MSPS	820 MSPS
12	600 MSPS	683 MSPS
16	500 MSPS	513 MSPS

在更改任何 C-PLL 设置之前，将寄存器 CPLL_RESET 设置为 1（地址= 0x5C CPLL_RESET），C-PLL 应保持在复位状态。C-PLL 分频器可以使用寄存器 PLL_P_DIV（地址= 0x3D PLL_P_DIV）、PLL_V_DIV（地址= 0x03D PLL_V_DIV）和 PLL_N_DIV（地址= 0x3E PLL_N_DIV）进行编程。对分频器进行编程后，应首先将寄存器 VCO_CAL_EN 设置为 1（地址= 0x5D VCO_CAL_EN）来运行 VCO 校准。将寄存器 CPLL_RESET（地址= 0x5C CPLL_RESET）设置为 0 使 C-PLL 退出复位时，将运行 VCO 校准。当寄存器 VCO_CAL_DONE（地址= 0x5E VCO_CAL_DONE）返回 1 且寄存器 CPLL_LOCKED（地址= 0x208 CPLL_LOCKED）为 1 时，校准完成且 C-PLL 被锁定。

C-PLL 包括 VA11Q 和 VCLK11 的噪声抑制选项，可减少采样抖动和基准时钟输入杂散，但代价是每个选项的电流大概为 20mA。控制位位于 CLK_CTRL2 寄存器（地址= 0x2B CLK_CTRL2）中。