ZHCSPP4B June   2022  – February 2025 ADC12QJ1600-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：AC 规范
    8. 5.8  开关特性
    9. 5.9  时序要求
    10. 5.10 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
        4. 6.3.1.4 ADC 内核
          1. 6.3.1.4.1 ADC 工作原理
          2. 6.3.1.4.2 ADC 内核校准
          3. 6.3.1.4.3 模拟基准电压
          4. 6.3.1.4.4 ADC 超范围检测
          5. 6.3.1.4.5 误码率 (CER)
      2. 6.3.2 温度监测二极管
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 转换器 PLL (C-PLL)，用于采样时钟生成
        2. 6.3.4.2 LVDS 时钟输出（PLLREFO±、TRIGOUT±）
        3. 6.3.4.3 可选 CMOS 时钟输出（ORC、ORD）
        4. 6.3.4.4 用于 JESD204C 子类 1 确定性延迟的 SYSREF
          1. 6.3.4.4.1 用于多器件同步和确定性延迟的 SYSREF 采集
          2. 6.3.4.4.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      5. 6.3.5 JESD204C 接口
        1. 6.3.5.1  传输层
        2. 6.3.5.2  扰频器
        3. 6.3.5.3  链路层
        4. 6.3.5.4  8B 或 10B 链路层
          1. 6.3.5.4.1 数据编码（8B 或 10B）
          2. 6.3.5.4.2 多帧和本地多帧时钟 (LMFC)
          3. 6.3.5.4.3 代码组同步 (CGS)
          4. 6.3.5.4.4 初始通道对齐序列 (ILAS)
          5. 6.3.5.4.5 帧和多帧监控
        5. 6.3.5.5  64B 或 66B 链路层
          1. 6.3.5.5.1 64B 或 66B 编码
          2. 6.3.5.5.2 多块、扩展多块和本地扩展多块时钟 (LEMC)
            1. 6.3.5.5.2.1 使用同步报头的模块、多块和扩展多块对齐
              1. 6.3.5.5.2.1.1 循环冗余校验 (CRC) 模式
              2. 6.3.5.5.2.1.2 正向纠错 (FEC) 模式
          3. 6.3.5.5.3 初始通道对齐
          4. 6.3.5.5.4 模块、多块和扩展多块对齐监控
        6. 6.3.5.6  物理层
          1. 6.3.5.6.1 串行器/解串器预加重功能
        7. 6.3.5.7  JESD204C 启用
        8. 6.3.5.8  多器件同步和确定性延迟
        9. 6.3.5.9  在子类 0 系统中运行
        10. 6.3.5.10 报警监控
          1. 6.3.5.10.1 时钟翻转检测
          2. 6.3.5.10.2 FIFO 翻转检测
    4. 6.4 器件功能模式
      1. 6.4.1 低功耗模式和高性能模式
      2. 6.4.2 JESD204C 模式
        1. 6.4.2.1 JESD204C 传输层数据格式
        2. 6.4.2.2 64B 或 66B 同步标头流配置
        3. 6.4.2.3 冗余数据模式（备选信道）
      3. 6.4.3 断电模式
      4. 6.4.4 测试模式
        1. 6.4.4.1 串行器测试模式详细信息
        2. 6.4.4.2 PRBS 测试模式
        3. 6.4.4.3 时钟图形模式
        4. 6.4.4.4 斜坡测试模式
        5. 6.4.4.5 近程和远程传输测试模式
          1. 6.4.4.5.1 近程传输测试模式
        6. 6.4.4.6 D21.5 测试模式
        7. 6.4.4.7 K28.5 测试模式
        8. 6.4.4.8 重复 ILA 测试模式
        9. 6.4.4.9 修改的 RPAT 测试模式
      5. 6.4.5 校准模式和修整
        1. 6.4.5.1 前台校准模式
        2. 6.4.5.2 后台校准模式
        3. 6.4.5.3 低功耗后台校准 (LPBG) 模式
      6. 6.4.6 偏移校准
      7. 6.4.7 修整
    5. 6.5 编程
      1. 6.5.1 使用串行接口
      2. 6.5.2 SCS
      3. 6.5.3 SCLK
      4. 6.5.4 SDI
      5. 6.5.5 SDO
      6. 6.5.6 流模式
      7. 6.5.7 SPI_Register_Map 寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 激光雷达 (LiDAR) 数字转换器
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 模拟前端要求
          2. 7.2.1.2.2 计算时钟和串行器/解串器频率
        3. 7.2.1.3 应用曲线
    3. 7.3 初始化设置
    4. 7.4 电源相关建议
      1. 7.4.1 电源时序
    5. 7.5 布局
      1. 7.5.1 布局指南
      2. 7.5.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息
6.3.4.4.1 用于多器件同步和确定性延迟的 SYSREF 采集

时钟子系统主要负责实现多器件同步和确定性延迟。该器件使用 JESD204C 子类 1 方法来实现确定性延迟和同步。子类 1 要求在每次系统上电时及系统中每个器件上，通过确定性时钟（CLK± 或 SE_CLK）边沿捕获 SYSREF 信号。这一要求对相对于 CLK± 的 SYSREF 施加了建立和保持限制。在所有系统运行条件下，都很难以千兆采样时钟频率来满足该要求。该器件具有很多功能，可简化同步过程并放宽系统时序限制：

  • 该器件包含集成的 PLL 和 VCO，可生成高频采样时钟，通过仅要求时序相对于低频基准时钟的要求来放宽时序要求。
  • SYSREF 位置检测器（相对于 CLK± 或 SE_CLK）和可选的 SYSREF 采样位置有助于用户在所有条件下满足建立时间和保持时间；请参阅 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）一节