ZHCSOP4 November   2024 LMK5C22212A

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序图
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 差分电压测量术语
    2. 6.2 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 运行模式
        2. 7.2.2.2 级联 DPLL 运行模式
        3. 7.2.2.3 APLL 与 DPLL 级联
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO)
      2. 7.3.2  基准输入
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
        1. 7.3.5.1 涉及相位抵消的无中断切换
        2. 7.3.5.2 涉及相位转换控制的无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 频率监控
          3. 7.3.7.2.3 漏脉冲监控器（后期检测）
          4. 7.3.7.2.4 矮脉冲监控器（早期检测）
          5. 7.3.7.2.5 1PPS 输入的相位有效监控器
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
          1. 7.3.8.1.1 APLL 相位频率检测器 (PFD) 和电荷泵
          2. 7.3.8.1.2 APLL VCO 频率
          3. 7.3.8.1.3 DPLL TDC 频率
          4. 7.3.8.1.4 DPLL VCO 频率
          5. 7.3.8.1.5 时钟输出频率
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2）
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL XO 基准 (R) 分频器
        4. 7.3.8.4  APLL 反馈分频器路径
          1. 7.3.8.4.1 具有 Σ-Δ 调制器 (SDM) 的 APLL N 分频器
        5. 7.3.8.5  APLL 环路滤波器（LF1、LF2）
        6. 7.3.8.6  APLL 压控振荡器（VCO1、VCO2）
          1. 7.3.8.6.1 VCO 校准
        7. 7.3.8.7  APLL VCO 时钟分配路径
        8. 7.3.8.8  DPLL 基准 (R) 分频器路径
        9. 7.3.8.9  DPLL 时间数字转换器 (TDC)
        10. 7.3.8.10 DPLL 环路滤波器 (DLF)
        11. 7.3.8.11 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出源多路复用器
      11. 7.3.11 输出通道多路复用器
      12. 7.3.12 输出分频器 (OD)
      13. 7.3.13 输出延迟
      14. 7.3.14 时钟输出
        1. 7.3.14.1 差分输出
        2. 7.3.14.2 LVCMOS 输出
        3. 7.3.14.3 SYSREF/1PPS 输出
      15. 7.3.15 LOL 期间输出自动静音
      16. 7.3.16 无毛刺输出时钟启动
      17. 7.3.17 时钟输出连接和端接
      18. 7.3.18 输出同步 (SYNC)
      19. 7.3.19 零延迟模式 (ZDM)
      20. 7.3.20 DPLL 可编程相位延迟
      21. 7.3.21 历时计数器 (TEC)
        1. 7.3.21.1 配置 TEC 功能
        2. 7.3.21.2 SPI 作为触发源
        3. 7.3.21.3 GPIO 引脚作为 TEC 触发源
          1. 7.3.21.3.1 示例：使用 TEC 和 GPIO1 作为触发器进行历时测量
        4. 7.3.21.4 其他 TEC 行为
    4. 7.4 器件功能模式
      1. 7.4.1 DPLL 运行状态
        1. 7.4.1.1 自由运行
        2. 7.4.1.2 锁定获取
        3. 7.4.1.3 DPLL 被锁定
        4. 7.4.1.4 保持
      2. 7.4.2 数控振荡器 (DCO) 频率和相位调整
        1. 7.4.2.1 DPLL DCO 控制
        2. 7.4.2.2 DPLL DCO 相对调整频率步长
        3. 7.4.2.3 APLL DCO 频率步长
      3. 7.4.3 APLL 频率控制
      4. 7.4.4 器件启动
        1. 7.4.4.1 器件上电复位 (POR)
        2. 7.4.4.2 PLL 启动序列
        3. 7.4.4.3 寄存器配置的启动选项
        4. 7.4.4.4 GPIO1 和 SCS_ADD 功能
        5. 7.4.4.5 ROM 页选择
        6. 7.4.4.6 EEPROM 覆盖层
      5. 7.4.5 编程
        1. 7.4.5.1 存储器概述
        2. 7.4.5.2 接口和控制
          1. 7.4.5.2.1 通过 TICS Pro 进行编程
          2. 7.4.5.2.2 SPI 串行接口
          3. 7.4.5.2.3 I2C 串行接口
        3. 7.4.5.3 通用寄存器编程序列
        4. 7.4.5.4 EEPROM 编程步骤
          1. 7.4.5.4.1 SRAM 编程方法概述
          2. 7.4.5.4.2 使用寄存器提交方法进行 EEPROM 编程
          3. 7.4.5.4.3 使用直接写入方法或混合方法进行 EEPROM 编程
          4. 7.4.5.4.4 I2C 地址和 EEPROM 修订版本号的五个 MSB
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 断电 (PD#) 引脚
      3. 8.1.3 通过自举引脚进行启动
      4. 8.1.4 引脚状态
      5. 8.1.5 ROM 和 EEPROM
      6. 8.1.6 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.6.1 上电复位 (POR) 电路
        2. 8.1.6.2 从单电源轨上电
        3. 8.1.6.3 从双电源轨上电
        4. 8.1.6.4 非单调或缓慢上电电源斜坡
      7. 8.1.7 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 最佳设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 术语表
    6. 9.6 静电放电警告
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.1 概述

LMK5C22212A 具有两个基准输入、两个数字 PLL (DPLL)、两个模拟 PLL (APLL)（带集成 VCO）和 12 个输出时钟。APLL1 使用具有极高品质因数的超高性能 BAW VCO (VCBO)，因此更大限度减少了对外部振荡器 (XO) 输入时钟的相位噪声或频率的依赖性。TI 的 VCBO 技术可降低整体解决方案成本，以满足自由运行和保持频率稳定性的要求。必须根据系统保持稳定性要求，选择 XO、TCXO 或 OCXO。APLL1 可由相应的 DPLL1 控制，从而允许 APLL1 域锁定到 DPLL1 基准输入以生成同步时钟。同样，DPLL2/APLL2 可以锁定到与 DPLL1 相同的基准输入，或者锁定到单独的基准输入以创建另一个同步域。每个 APLL 都可以从 XO 端口或另一个 APLL 分频时钟选择基准。DPLL 可以从基准输入 INx 选择同步输入基准，或者通过选择来自级联分频器的反馈对齐到另一个 APLL 域。

DPLL 基准输入多路复用器支持基于优先级和基准信号监控标准的自动输入选择。也可以通过软件或引脚控制来手动选择输入。器件在基准源之间提供无中断切换，以及专有的相位抵消和相位转换控制功能，可实现出色的相位瞬态性能。基准输入监控块可监测时钟输入，在检测到基准缺失 (LOR) 时可执行无中断切换或保持。一旦违反为输入监测器设置的阈值限制，其中包括频率、漏脉冲和早期脉冲、矮脉冲和 1PPS（每秒脉冲）检测器，就会检测到 LOR 情况。可以依据基准时钟输入来设置和启用每个输入检测器的阈值限制。调优字历史记录监测器功能根据锁定时的历史平均频率确定进入保持状态时的初始输出频率精度，从而最大限度减少 LOR 情况期间的频率和相位干扰。

LMK5C22212A 具有 12 个采用可编程输出驱动器类型的输出，最多允许 12 个差分时钟或差分时钟与单端时钟的组合。最多可以为 4 个单端 1.8V 或 2.65V LVCMOS 输出时钟（每个时钟来自 OUT0 和 OUT1 的 _P 输出和 _N 输出）配置 10 个差分输出时钟。通过输出多路复用器，每个输出时钟分别源自两个 APLL/VCO 域中的一个。输出 0 (OUT0) 和输出 1 (OUT1) 最为灵活，可以从 XO、基准输入或任何 APLL 域选择源。输出 0 (OUT0) 和输出 1 (OUT1) 上可以支持 CMOS 1PPS 输出。输出分频器具有同步 (SYNC) 功能，允许多个输出的相位对齐。零延迟模式 (ZDM) 还可以在从 DPLL1 或 DPLL2 提供给 OUT0 的时钟与所选基准输入之间，实现确定性相位对齐。DPLL1 的 OUT10 和 DPLL2 的 OUT4 上提供了替代 ZDM 反馈路径。

为了支持 IEEE 1588 PTP 辅助时钟或其他时钟控制应用，DPLL 支持频率分辨率低于 1ppt（万亿分之一）的 DCO 模式，可通过软件或引脚控制实现精确的频率和相位调整。

该器件通过 I2C 或 SPI 完全可编程，并且支持通过出厂预编程的内部 ROM 页进行启动频率配置。可编程的 EEPROM 覆盖层 允许对与 APLL 和输出配置相关的寄存器进行 POR 配置，提供灵活的上电输出时钟。DPLL 配置不由 EEPROM 值设置，而是根据 ROM 页选择 进行初始化，并且使用串行控制接口完全可编程。内部 LDO 稳压器提供出色的 PSNR 功能，可降低供电网络的成本和复杂性。通过 GPIO 状态引脚和中断寄存器回读可以查看时钟输入和 PLL 监控状态，从而支持全面的诊断功能。