ZHCSJ38E December   2018  – May 2026 TPS3840

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 输入电压 (VDD)
        1. 7.3.1.1 VDD 磁滞
        2. 7.3.1.2 VDD 瞬态抗扰度
      2. 7.3.2 用户可编程复位延时时间
      3. 7.3.3 手动复位 (MR) 输入
      4. 7.3.4 输出逻辑
        1. 7.3.4.1 RESET 输出，低电平有效
        2. 7.3.4.2 RESET 输出，高电平有效
    4. 7.4 器件功能模式
      1. 7.4.1 正常运行 (VDD > VDD(min))
      2. 7.4.2 VPOR 和 VDD(min) 之间的 VDD
      3. 7.4.3 低于上电复位 (VDD < VPOR)
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计 1：具有上电时序控制的双电压轨监测
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 设计 2：电池电压与温度监测
        1. 8.2.2.1 设计要求
        2. 8.2.2.2 详细设计过程
      3. 8.2.3 设计 3：具有电平位移输入的快速启动欠压监测器
        1. 8.2.3.1 设计要求
        2. 8.2.3.2 详细设计过程
      4. 8.2.4 设计 4：具有备用电池切换功能的电压监测器
        1. 8.2.4.1 设计要求
        2. 8.2.4.2 详细设计过程
      5. 8.2.5 应用曲线：TPS3840EVM
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

5 引脚配置和功能

TPS3840 DBV 封装5 引脚 SOT-23TPS3840PL、TPS3840DL 顶视图图 5-1 DBV 封装5 引脚 SOT-23TPS3840PL、TPS3840DL 顶视图
TPS3840 DBV 封装5 引脚 SOT-23TPS3840PH 顶视图图 5-2 DBV 封装5 引脚 SOT-23TPS3840PH 顶视图
表 5-1 引脚功能
引脚 类型(1) 说明
名称 TPS3840PL、TPS3840DL TPS3840PH
CT 5 5 - 电容器延时时间引脚。CT 引脚提供用户可编程的复位延时时间。在该引脚上连接一个外部电容器可调整复位延时时间。不使用时，使引脚悬空以获得最小的固定延时时间。
GND 3 3 _ 接地
MR/NC 4 4 I 手动复位。将此引脚拉至逻辑低电平 (VMR_L)，以将 RESET/RESET 引脚处的复位信号置为有效。如果 MR 引脚保持悬空或拉至 VMR_H，输出在复位延时时间 (tD) 结束后释放为标称状态。MR 在不使用时可保持悬空。NC 表示“无连接”或悬空。
复位 不适用 1 O 高电平有效输出复位信号：当 MR 引脚被拉至逻辑低电平或 VDD 电压降至负电压阈值 (VIT-) 以下时，该引脚被置为逻辑高电平。当 MR 均悬空或高于 VMR_H 且 VDD 电压上升至高于 VIT+ 时，RESET 在复位延时时间 (tD) 内仍被置为逻辑高电平（置为有效），然后再释放恢复为逻辑低电平。
RESET 1 不适用 O 低电平有效输出复位信号：当 MR 引脚被拉至逻辑低电平或 VDD 电压降至负电压阈值 (VIT-) 以下时，该引脚被置为逻辑低电平。当 MR 均悬空或高于 VMR_H 且 VDD 电压上升至高于 VIT+ 时，RESET 在复位延时时间 (tD) 内仍被置为逻辑低电平，然后再释放恢复为逻辑高电平。
VDD 2 2 I 输入电源电压。TPS3840 监测 VDD 电压
(1) I = 输入，O = 输出