ZHCAFQ0 September   2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP , AM62A1-Q1 , AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62L , AM62P , AM62P-Q1

 

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  2.   摘要
  3.   商标
  4. 1展频时钟
    1. 1.1 SSC 调制速率
    2. 1.2 SSC 调制深度
    3. 1.3 SSC 展频类型
    4. 1.4 SSC 调制曲线
  5. 2PLL SSC 实现详细信息
    1. 2.1 PLL SSC 配置寄存器
    2. 2.2 AM62Px 上使用 DSS PLL17 的 PLL SSC 实现序列
  6. 3SSC 结论和注意事项

2.2 AM62Px 上使用 DSS PLL17 的 PLL SSC 实现序列

需要在完整的 PLL 序列（如 API 固件定义）发生且 PLL 被锁定后执行下述 SSC 手动实现序列。在 SDK11.2 版本中设置标准 SSC 软件接口后，不再需要手动重新配置本文档中所述的 SSC 寄存器，预计这将在 2025 年底实现。

  1. 由于在整数模式下不允许展频，要使能分数分频模式，请通过将 PLL17_CTRL[1] DSM_EN 设置为 1'b1 来使能 Δ-Σ 调制器，并通过将 PLL17_CTRL[0] DAC_EN 设置为 1'b1 来使能分数消噪 DAC（如果尚未使能）。
    • 将 0x691020 设为 0x00018013。
  2. 通过将 PLL17_SS_CTRL[31] BYPASS_EN 设置为 1'b0 来使能展频调制
    • 将 0x691040 设为 0x00000000。
  3. 通过将 PLL17_SS_CTRL[4] DOWNSPREAD_EN 设置为 1'b0 （对于中心展频）或设置为 1'b1（如果向下展频）来设置展频类型
    1. 如果向下展频，则将 0x691040 设置为 0x00000010
    2. 如果中心展频，则将 0x691040 设置为 0x00000000
  4. 通过设置 PLL17_SS_SPREAD[19:16] MOD_DIV 来设置调制速率。1'h6 对应于 32.6kHz 的调制速率，1'h2 对应于 97.7kHz 的调制速率。
  5. 通过设置 PLL17_SS_SPREAD[4:0] SPREAD 来设置调制深度。1'h1F 对应于 3.1% 的调制深度、1'h01 对应于 0.1% 的调制深度。
    1. 如果调制速率为 32.6kHz、调制深度为 3.1%，则将 0x691044 设置为 0x0006001F
    2. 如果调制速率为 97.7kHz、调制深度为 0.1%，则将 0x691044 设置为 0x00020001

警告： 使用中心展频时，请保留以下两项：
  1. 目标显示能够在较高和较低的峰值调制频率下与 SoC 进行通信。
  2. SSC 之后的时钟最高频率仍必须小于 165MHz。在计算尽可能高的频率时，还必须考虑到调制深度的 20% 过冲。