ZHCAFN7 August   2025 DP83826AE , DP83826AI

 

  1.   1
  2.   商标
  3. 1DP83826A 应用概述
  4. 2排查应用问题
    1. 2.1 原理图和布局检查清单
    2. 2.2 器件运行状况检查
      1. 2.2.1 电压检查
      2. 2.2.2 探测 RESET_N 信号
      3. 2.2.3 探测 RBIAS 和 CEXT
      4. 2.2.4 探测 XI 时钟
      5. 2.2.5 在初始化期间探测搭接引脚
      6. 2.2.6 探测串行管理接口信号（MDC、MDIO）
        1. 2.2.6.1 读取并检查寄存器值
          1. 2.2.6.1.1 扩展寄存器访问
    3. 2.3 MDI 运行状况检查
      1. 2.3.1 磁性元件
      2. 2.3.2 探测 MDI 信号
      3. 2.3.3 链路质量检查
      4. 2.3.4 合规性
    4. 2.4 MII 运行状况检查
      1. 2.4.1 MII 检查
      2. 2.4.2 RMII 检查
    5. 2.5 环回和 PRBS
      1. 2.5.1 环回模式
      2. 2.5.2 通过 MAC 发送和接收数据包
      3. 2.5.3 通过 BIST 发送和接收数据包
  5. 3总结
  6. 4参考资料

2.4.1 MII 检查

媒体独立接口 (MII) 是一个同步 4 位宽半字节数据接口，用于将 PHY 连接到 MAC。MII 完全符合 IEEE 802.3-2002 第 22 条。

硬件配置 Strap 8 RX_D2 =“0”时，默认情况下在 PHY 中设置 MII。Reg 0x0467[8] 可确认 strap 8 的状态（高电平或低电平），Reg 0x0468[4] 可确认 PHY 的初始 MAC 模式 (MII = 0 | RMII = 1)。

MII 信号具体汇总如下：

表 2-8 MII 信号
功能引脚
数据信号TX_D[3:0]
RX_D[3:0]
发送和接收信号TX_EN
RX_DV
线路状态信号CRS
COL
误差信号RX_ER
MII 信令图 2-13 MII 信令

参考下面的波形来验证 100BASE-Tx MII 模式下的预期 MAC 数据和时钟信号。表 2-9 显示了从数据表获取的显示在波形中的规格。如果 PHY 未建立链接或链接速率为10Mbps，则 MII 信令需要为 2.5Mhz；如果链接速率为 100Mbps，则需要为 25MHz。请注意，TX_CLK 和 RX_CLK 都是 PHY 的输出。

如果怀疑 MAC 总线（TX 或 RX）有问题，请探测布线接收器侧的线路，确保满足接收器的建立时间和保持时间以及 VIH/VIL 要求。违反这些规范的典型症状是，当 PHY 指示干净的流量 (Reg 0x15) 时，MAC 上出现数据包错误。

表 2-9 100M MII 接收时序
测试条件最小值典型值最大值单位
RX_CLK 高电平/低电平时间162024ns
RX_D[3:0]、RX_ER、RX_DV 相对于 RX_CLK 上升的延迟时间2028ns
表 2-10 100M MII 传输时序
测试条件最小值典型值最大值单位
TX_CLK 高电平/低电平时间162024ns
TX_D[3:0]，TX_ER、TX_EN 设置为 TX_CLK10ns
TX_D[3:0]，来自 TX_CLK 的 TX_ER、TX_EN 保持0ns
表 2-11 10M MII 接收时序
测试条件最小值典型值最大值单位
RX_CLK 高电平/低电平时间160200240ns
RX_D[3:0]、RX_ER、RX_DV 相对于 RX_CLK 上升的延迟时间100300ns
表 2-12 10M MII 传输时序
测试条件最小值典型值最大值单位
TX_CLK 高电平/低电平时间190200240ns
TX_D[3:0]，TX_ER、TX_EN 设置为 TX_CLK25ns
TX_D[3:0]，来自 TX_CLK 的 TX_ER、TX_EN 保持0ns
100M RX_CLK 高电平时间图 2-14 100M RX_CLK 高电平时间
从 RX_CLK 上升的 100M RX_D1 延迟图 2-15 从 RX_CLK 上升的 100M RX_D1 延迟