ZHCAFD4 June   2025 LM339 , LM393 , LMH7322 , TL331 , TLV1812 , TLV1871 , TLV1872 , TLV3601 , TLV3604

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
  5. 2输出类型
    1. 2.1 集电极开路或漏极开路
      1. 2.1.1 可选集电极开路或发射极开路输出
    2. 2.2 推挽
      1. 2.2.1 具有独立电源的推挽式输出
    3. 2.3 差分
      1. 2.3.1 差分推挽式
      2. 2.3.2 ECL、RSECL、PECL、RSPECL 和 LVPECL
      3. 2.3.3 低电压差分信号
      4. 2.3.4 电流模式逻辑
  6. 3总结
  7. 4参考资料

2.3.4 电流模式逻辑

电流模式逻辑 (CML) 是开关电流输出，与 LVDS 类似，但是在更高的速度下使用。该端接通常是每个输出上的 50Ω 到接收器处的正输出端接电压 (VCCO)。

CML 差分输出摆幅和共模电压没有标准化，差分范围为 400mV 至 800mV。当速度高于 6Gbit/s 时，差分通常降至 400mV。

输出级由两个连接到输出电源电压的 50Ω 电阻器以及两个关联的开关晶体管和一个共享电流源组成，如 图 2-14 所示。

CML 输出图 2-14 CML 输出

根据所需的输出状态，一次有一个输出晶体管导通。导通 晶体管通过相应的 50Ω 电阻器传递 16mA，从而在输出和 VCCO 之间产生 50Ω/16mA=800mV 的电压差。

另一个 50Ω 电阻器充当上拉电阻器，将相应的输出拉至 VCCO，因为没有电流经过该电阻器。

由于负载端接线在每个输出上都存在并联的 50Ω 负载，因此接收器处的输出摆幅现在比 VCCO 低一半或低 400mV。

对于 CML 输出，请参阅 TLV3901（初步 – 请联系销售人员）。

表 2-8 CML 输出的优缺点
优点 缺点
  • 高达 12Gbit/s 或更高
  • 用户可选差分电压（减少串扰和 EMI）
  • 直接与匹配的阻抗线路接合
  • 高共模抑制
  • 平衡线路可降低辐射 EMI
  • 可为 AC 耦合
  • 需要两个外部 50Ω 上拉电阻。
  • 仅支持点对点
  • 比 LVDS 的功耗更高
  • 未定义标准 - 输出阈值可能因制造商而异