3 可实现稳健控制的 PWM 配置

图 3-1 中所示的 PWM 配置逻辑能够解决传统配置面临的风险。以下步骤重点介绍了几个关键配置：

1. 具有额外延迟的同步 FET 的下降沿（以绿色突出显示）用于复位 PWM 计数器。该延迟表示两个 FET 的死区时间。
2. AQ 子模块设置：
   1. ZCD 信号（上升沿）配置为 T1 事件
   2. 有源 FET 的 PWM：在 CTR 时设置高电平会导致归零事件；在 CTR 时清除低电平会导致 CMPA 事件
   3. 同步 FET 的 PWM：在 CTR 时设置高电平会导致 CMPA 事件；在 CTR 时清除低电平会导致 T1 事件
3. DB 子模块设置：
   1. 为同步 FET PWM 启用上升沿延迟和下降沿延迟。上升沿延迟表示两个 FET 的死区时间，而下降沿延迟定义负电感电流的持续时间。

这样一来，有源 FET 与同步 FET 之间的两个死区时间分别由单个寄存器决定，从而完全避免了因寄存器重叠而导致的击穿问题。在正常运行期间，只需更新下降沿延迟和 CMPA 寄存器。

以下各节详细介绍了如何配置 PWM 逻辑。