ZHCACO5E August   2024  – October 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP

 

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  2.   摘要
  3.   商标
  4. 1 简介
    1. 1.1 开始定制电路板设计之前的准备工作
    2. 1.2 处理器特定 SDK
    3. 1.3 外设电路实现 — 处理器系列间的兼容性
    4. 1.4 选择所需的处理器 OPN（可订购器件型号）
      1. 1.4.1 处理器对安全引导和功能安全的支持
      2. 1.4.2 AM625SIP 处理器数据表注释
      3. 1.4.3 AM625 和 AM625SIP 定制电路板设计兼容性
    5. 1.5 技术文档
      1. 1.5.1 更新了 SK 原理图（添加了设计、审阅和 CAD 注解）
      2. 1.5.2 TI.com 上的配套资料和处理器产品页面
      3. 1.5.3 原理图设计指南和原理图审阅检查清单 — 特定处理器系列用户指南
      4. 1.5.4 硬件设计注意事项用户指南的更新
      5. 1.5.5 用于支持定制电路板设计的处理器和外设相关常见问题解答
    6. 1.6 定制电路板设计文档
    7. 1.7 定制电路板设计期间的处理器和处理器外设设计相关问题
  5. 2 定制电路板设计方框图
    1. 2.1 开发定制电路板设计方框图
    2. 2.2 配置引导模式
    3. 2.3 配置处理器引脚功能（PinMux 配置）
  6. 3 电源
    1. 3.1 电源架构
      1. 3.1.1 集成式电源架构
      2. 3.1.2 分立式电源架构
    2. 3.2 处理器电源轨（工作电压）
      1. 3.2.1 支持的低功耗模式
        1. 3.2.1.1 部分 IO 支持 CAN/GPIO/UART 唤醒
      2. 3.2.2 内核电源
      3. 3.2.3 外设电源
      4. 3.2.4 DDR PHY 和 SDRAM 电源
        1. 3.2.4.1 AM625/AM623/AM620-Q1/AM625-Q1
        2. 3.2.4.2 AM625SIP
      5. 3.2.5 IO 组（处理器）电源的双电压 IO 电源
      6. 3.2.6 动态电压切换双电压电源
      7. 3.2.7 VPP（eFuse ROM 编程）电源
      8. 3.2.8 IO 组（处理器）IO 电源的内部 LDO
    3. 3.3 电源滤波
    4. 3.4 电源去耦和大容量电容
      1. 3.4.1 AM625/AM623/AM620-Q1/AM625-Q1
      2. 3.4.2 AM625SIP
      3. 3.4.3 PDN 目标阻抗说明
    5. 3.5 电源时序
    6. 3.6 电源诊断（使用处理器支持的外部输入电压监控器）
    7. 3.7 电源诊断（使用外部监控电路（器件）进行监控）
    8. 3.8 定制电路板电流要求估算和电源尺寸确定
  7. 4 处理器时钟（输入和输出）
    1. 4.1 处理器时钟（外部晶体或外部振荡器）
      1. 4.1.1 未使用时的 WKUP_LFOSC0 连接
      2. 4.1.2 MCU_OSC0 和 WKUP_LFOSC0 晶体选型
      3. 4.1.3 LVCMOS 兼容数字时钟输入源
    2. 4.2 处理器时钟输出
      1. 4.2.1 观察时钟输出
    3. 4.3 时钟树工具
  8. 5 JTAG（联合测试行动组）
    1. 5.1 JTAG/仿真
      1. 5.1.1 JTAG/仿真的配置
        1. 5.1.1.1 BSDL 文件
      2. 5.1.2 JTAG/仿真的实现
      3. 5.1.3 JTAG 接口信号的连接建议
      4. 5.1.4 调试引导模式和边界扫描合规性
  9. 6 配置（处理器）和初始化（处理器和器件）
    1. 6.1 处理器复位
    2. 6.2 处理器引导模式配置输入的锁存
    3. 6.3 附加器件的复位
    4. 6.4 看门狗计时器
  10. 7 处理器 — 外设连接
    1. 7.1  支持的处理器内核和 MCU 内核
    2. 7.2  跨域选择外设
    3. 7.3  存储器控制器 (DDRSS)
      1. 7.3.1 AM625/AM623/AM620-Q1/AM625-Q1
        1. 7.3.1.1 处理器 DDR 子系统和器件寄存器配置
        2. 7.3.1.2 DDRSS 的校准电阻器连接
        3. 7.3.1.3 DDRSS 信号引脚（封装）延迟信息
        4. 7.3.1.4 附加存储器器件 ZQ 和 Reset_N（存储器器件复位）连接
      2. 7.3.2 AM625SIP
        1. 7.3.2.1 AMK 封装上重新分配的 DDRSS 引脚
        2. 7.3.2.2 DDRSS 和存储器器件校准电阻器连接
        3. 7.3.2.3 LPDDR4（内部）存储器的校准电阻器连接
    4. 7.4  媒体和数据存储接口（MMC0、MMC1、MMC2、OSPI0/QSPI0 和 GPMC0）
    5. 7.5  以太网接口
      1. 7.5.1 通用平台 3 端口千兆位以太网交换机 (CPSW3G0)
    6. 7.6  可编程实时单元子系统 (PRUSS)
    7. 7.7  通用串行总线 (USB) 子系统
    8. 7.8  通用连接外设
      1. 7.8.1 内部集成电路 (I2C) 接口
    9. 7.9  显示子系统 (DSS)
      1. 7.9.1 AM625/AM623/AM625-Q1/AM625SIP
      2. 7.9.2 AM620-Q1
    10. 7.10 CSI-Rx（摄像头串行接口）
    11. 7.11 实时时钟 (RTC) 模块
    12. 7.12 不使用时处理器电源引脚、IO 和外设的连接
      1. 7.12.1 AM625/AM623/AM620-Q1/AM625-Q1
      2. 7.12.2 AM625SIP
      3. 7.12.3 外部中断 (EXTINTn)
      4. 7.12.4 RSVD 预留引脚（信号）
    13. 7.13 SK 特定电路实现（重复使用）
  11. 8 处理器 IO（LVCMOS 或 SDIO 或开漏、失效防护型 IO 缓冲器）的接口连接及仿真
    1. 8.1 IBIS 模型
    2. 8.2 IBIS-AMI 模型
  12. 9 处理器电流消耗和散热分析
    1. 9.1 功耗估算
    2. 9.2 不同电源轨的最大电流额定值
    3. 9.3 支持的电源模式
    4. 9.4 热设计指南
      1. 9.4.1 热量模型
      2. 9.4.2 电压热管理模块 (VTM)
  13. 10原理图：采集、录入和审阅
    1. 10.1 定制电路板设计无源元件和值选择
    2. 10.2 自定义电路板设计电子计算机辅助设计 (ECAD) 工具注意事项
    3. 10.3 定制电路板设计原理图捕获
    4. 10.4 定制电路板设计原理图审阅
  14. 11布局规划、布局、布线指南、电路板层和仿真
    1. 11.1 PCB 设计迂回布线
    2. 11.2 DDR 设计和布局指南
      1. 11.2.1 AM625/AM623/AM620-Q1/AM625-Q1
      2. 11.2.2 AM625SIP
    3. 11.3 高速差分信号布线指南
    4. 11.4 处理器特定 SK 板布局
    5. 11.5 定制电路板层数和多层堆叠
      1. 11.5.1 AM625/AM623/AM620-Q1/AM625-Q1
      2. 11.5.2 AM625SIP
      3. 11.5.3 仿真建议
    6. 11.6 DDR-MARGIN-FW
    7. 11.7 运行电路板仿真时应遵循的步骤参考
    8. 11.8 适用于处理器的软件开发培训 (Academy)
  15. 12定制电路板组装和测试
    1. 12.1 定制电路板启动提示和调试指南
  16. 13处理器（器件）处理和组装
    1. 13.1 处理器（器件）焊接建议
      1. 13.1.1 其他参考内容
  17. 14参考文献
    1. 14.1 AM625SIP
    2. 14.2 AM625/AM623
    3. 14.3 AM620-Q1/AM625-Q1
    4. 14.4 AM625/AM623/AM620-Q1/AM625-Q1
    5. 14.5 所有 AM62x 系列处理器通用
  18. 15术语
  19. 16修订历史记录

7.4 媒体和数据存储接口（MMC0、MMC1、MMC2、OSPI0/QSPI0 和 GPMC0）

该处理器系列支持 x3（三个）多媒体卡/安全数字卡 (MMC/SD/SDIO) (8b (4b) + 4b + 4b) 实例。

MMC0 支持 8 位 eMMC（嵌入式多媒体卡）接口。如需了解支持的速度，请参阅器件特定数据表的 MMC0 - eMMC/SD/SDIO 接口 部分；如需了解实现方式，请参阅 SK。MMC0 信号也可用作 IO 或其他支持的多路复用功能或用于板载 SDIO 接口。不建议将 SD 卡连接至 MMC0 端口。MMC0 是 eMMC 接口的推荐接口。必须在处理器外部实现符合 JEDEC 标准的 eMMC 接口所需的拉电阻。建议为靠近存储器时钟输入的时钟输入使用外部下拉电阻。

必须在处理器外部实现符合 JEDEC 标准的 eMMC 接口所需的拉电阻。建议为靠近存储器时钟输入引脚的时钟输入使用外部下拉电阻。

有关 eMMC 存储器接口的更多信息，请参阅以下常见问题解答：

[常见问题解答] AM625/AM623/AM620-Q1/AM62L/AM64x/ AM243x (ALV)/AM62Ax/AM62D-Q1/AM62Px 定制电路板硬件设计的设计建议/常见错误 — eMMC 存储器接口

有关所支持速度的信息，请参阅以下常见问题解答：

[常见问题解答] AM623：eMMC0 能否支持 DDR50 模式

如需了解 MMC0 端口支持的接口，请参阅以下常见问题解答：

[常见问题解答] AM62A3：是否有办法实现 2 个 eMMC 接口？

有关 eMMC 上拉/下拉的信息，请参阅以下常见问题解答：

[常见问题解答] AM625/AM623/AM620-Q1/AM625-Q1/AM625SIP：未通过 ROM 启用 eMMC0_DAT0 上拉

有关 eMMC 在没有传输时暂停时钟功能的信息，请参阅以下常见问题解答：

[常见问题解答] AM625/AM623/AM620-Q1/AM625-Q1/AM625SIP：读写操作完成后，eMMC 时钟是否保持？

请参阅器件勘误表，了解 eMMC 相关勘误信息。

MMC1/MMC2 支持 4 位 SD 卡接口，包括对 UHS-I SD 卡的支持。建议使用 MMC1 来实现 SD 卡接口，因为 MMC1 支持 SD 卡引导模式，MMC1 CLK、CMD 和 DAT[3:0] 信号功能已通过 SDIO 缓冲器实现，并由 VDDSHV5 供电（以 VDDSHV5 为基准）。VDDSHV5 可在 1.8V 或 3.3V（动态切换）下运行。MMC1 SDCD 和 SDWP 信号功能通过 LVCMOS 缓冲器实现，并由 VDDSHV0（可在固定 3.3V 或 1.8V 下运行）供电（以 VDDSHV0 为基准）。当 SD 卡的 IO 工作电压更改以支持 UHS-I SD 卡时，不建议更改主机的 MMC1_SDCD 和 MMC1_SDWP 输入的逻辑状态。必须在处理器外部实现符合 SD 卡规范的 SD 卡接口所需的拉电阻。建议为靠近存储器时钟输入引脚的时钟输入使用外部下拉电阻。

MMC1/MMC2 支持 4 位嵌入式 SDIO 接口。建议使用 MMC2 来实现嵌入式 SDIO 接口。MMC2 CLK、CMD 和 DAT[3:0] 信号功能已通过 SDIO 缓冲器实现，并由 VDDSHV6 供电（以 VDDSHV6 为基准）。VDDSHV6 可在 1.8V 或 3.3V（动态切换）下运行。MMC2 SDCD 和 SDWP 信号功能通过 LVCMOS 缓冲器实现，并由 VDDSHV6 (VDDSHV0)（可在固定 3.3V 或 1.8V 下运行）供电（以 VDDSHV6 (VDDSHV0) 为基准）。有关支持的引脚分配，请参阅器件特定数据表的信号说明 一节。MMC2 引脚分配与 MMC1 相比是不同的，因为 MMC2 预期将与类似于 Wi-Fi 或蓝牙收发器的板载固定工作电压 SDIO 器件一起使用。如需了解支持的速度，请参阅器件特定数据表的 MMC1/MMC2 - SD/SDIO 接口 部分；如需了解实现方式，请参阅 SK。必须在处理器外部实现 SDIO 接口的拉电阻（根据需要，验证所连接器件的建议，包括支持的拉电阻）。建议为靠近存储器时钟输入引脚的时钟输入使用外部下拉电阻（根据需要，验证所连接器件的建议，包括支持的拉电阻）。

有关更多信息，请参阅以下常见问题解答：

[常见问题解答] AM625/AM623/AM620-Q1/AM62L/AM64x/ AM243x (ALV)/AM62Ax/AM62D-Q1/AM62Px 定制电路板硬件设计的设计建议/常见错误 - SD 卡接口

[常见问题解答] AM62A7/AM62A3/AM62A1-Q1/AM62D-Q1：为什么 MMC1 由 VDDSHV0 和 VDDSHV5 这两个不同的电压电源供电？

[常见问题解答] AM62A7-Q1：如果未使用 SD 卡，如何连接引脚网络 VDDSHV4、VDDSHV5 和 VDDSHV6

这是通用常见问题解答，也可用于 AM625、AM623、AM620-Q1、AM625-Q1、AM625SIP 处理器系列。

对于 MMC1/MMC2、UHS-I SDR50、UHS-I SDR104 接收模式，需进行数据训练，以便将数据捕获集中于数据有效窗口的中心。时序要求不固定为特定值。下表提供了 MMC1/2 时序模式所需的 DLL 软件配置设置：

器件特定数据表中所有时序模式的 MMC1/MMC2 DLL 延迟映射。

有关更多信息，请参阅以下常见问题解答：

[常见问题解答] AM625/AM623/AM620-Q1/AM625-Q1/AM625SIP：UHS-I SDR104 接收模式时序

该处理器系列支持一个 (x1) 可配置为 OSPI0 或 QSPI0 接口的八路串行外设接口 (OSPI0) 实例。建议按照 SK 原理图所述的实现方案将 OSPI0 接口连接到存储器器件（OSPI 或 QSPI）、为 OSPI0_CLK 添加串联电阻（用于控制可能的反射）、为 OSPI0_CLK 添加下拉电阻、为数据和 CS 信号添加上拉电阻，以及实现所连接存储器器件复位逻辑。OSPI0 支持连接到单个 (x1) 附加器件。

当需要支持引导功能时，请参阅器件特定 TRM，将支持的 CS（芯片选择）连接到附加存储器件。

OSPI0 支持两种数据捕获模式：PHY 模式和 Tap 模式。若要更好地了解支持的模式，请参阅器件特定数据表规格一章的时序和开关特性一节中的 OSPI、OSPI0 子部分。

有关 OSPI 或 QSPI 存储器接口的更多信息，请参阅以下常见问题解答：

[常见问题解答] AM625/AM623/AM620-Q1/AM62L/AM62A/AM62D-Q1/AM62P 定制电路板硬件设计的设计建议/常见错误 — OSPI/QSPI 存储器接口

[常见问题解答] Sitara/Jacinto 器件的 OSPI 常见问题解答

该处理器系列支持 1 个通用存储器控制器 (GPMC) 接口实例，此接口可使用 8 位或 16 位 NAND 闪存接口信号连接到 NAND 闪存，或使用器件特定数据表和器件比较 表中列出的所支持并行存储器接口（同步或异步）选项连接到 NOR 闪存。

复位期间和复位后，处理器 IO 缓冲器关闭。建议为任何可能悬空的处理器 IO（存储器接口信号）使用并联拉电阻（以防止所连接的器件输入在主机驱动之前悬空）。

有关更多信息，请参阅器件特定 TRM 中外设一章的存储器接口部分。