ZHCABY3B march   2023  – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 MSPM0G 硬件设计检查清单
  5. 2 MSPM0G 器件中的电源
    1. 2.1 数字电源
    2. 2.2 模拟电源
    3. 2.3 内置电源和电压基准
    4. 2.4 推荐的电源去耦电路
  6. 3 复位和电源监控器
    1. 3.1 数字电源
    2. 3.2 电源监控器
  7. 4 时钟系统
    1. 4.1 内部振荡器
    2. 4.2 外部振荡器
    3. 4.3 外部时钟输出 (CLK_OUT)
    4. 4.4 频率时钟计数器 (FCC)
  8. 5 调试器
    1. 5.1 调试端口引脚和引脚分配
    2. 5.2 使用标准 JTAG 连接器的调试端口连接
  9. 6 主要模拟外设
    1. 6.1 ADC 设计注意事项
    2. 6.2 OPA 设计注意事项
    3. 6.3 DAC 设计注意事项
    4. 6.4 COMP 设计注意事项
    5. 6.5 GPAMP 设计注意事项
  10. 7 主要数字外设
    1. 7.1 计时器资源和设计注意事项
    2. 7.2 UART 和 LIN 资源以及设计注意事项
    3. 7.3 MCAN 设计注意事项
    4. 7.4 I2C 和 SPI 设计注意事项
  11. 8 GPIO
    1. 8.1 GPIO 输出开关速度和负载电容
    2. 8.2 GPIO 灌电流和拉电流
    3. 8.3 高速 GPIO (HSIO)
    4. 8.4 高驱动 GPIO (HDIO)
    5. 8.5 开漏 GPIO 可在没有电平转换器的情况下支持 5V 通信
    6. 8.6 在没有电平转换器的情况下与 1.8V 器件通信
    7. 8.7 未使用引脚连接
  12. 9 布局指南
    1. 9.1 电源布局
    2. 9.2 接地布局注意事项
    3. 9.3 布线、过孔和其他 PCB 元件
    4. 9.4 如何选择电路板层和建议堆叠
  13. 10引导加载程序
    1. 10.1 引导加载程序简介
    2. 10.2 引导加载程序硬件设计注意事项
      1. 10.2.1 物理通信接口
      2. 10.2.2 硬件调用
  14. 11参考文献
  15. 12修订历史记录

1 MSPM0G 硬件设计检查清单

表 1-1 描述了 MSPM0G 硬件设计过程中需要检查的主要内容。以下各节提供了更多详细信息。

表 1-1 MSPM0G 硬件设计检查清单
引脚 说明 要求
VDD 电源正极引脚 在 VDD 和 VSS 之间放置 10μF 和 100nF 电容器，并使这些器件靠近 VDD 和 VSS 引脚。
VSS 电源负极引脚
VCORE 内核电压（典型值：1.35V） 将一个 470nF 电容器连接到 VSS。请勿向 VCORE 引脚提供任何电压或施加任何外部负载。
NRST 复位引脚 连接一个外部 47kΩ 上拉电阻和一个 10nF 下拉电容。
ROSC 外部基准电阻引脚
  • 将一个外部 100kΩ/±0.1%、25ppm 电阻连接到 VSS，以在需要时实现高 SYSOSC 精度。
  • 可以保持开路。应用对 SYSOSC 没有高精度要求。
VREF+ 电压基准电源 - 外部基准输入
  • 当使用 VREF+ 和 VREF- 为 ADC 等模拟外设提供外部电压基准时，必须在 VREF+ 与 VREF-/GND 之间放置一个去耦电容，该电容基于外部基准源。
  • 如果应用不需要外部电压基准，则可以保持开路。
VREF- 电压基准接地电源 - 外部基准输入
SWCLK 来自调试探针的串行线时钟 内部下拉到 VSS，不需要任何外部器件。
SWDIO 双向（共享）串行线数据 内部上拉到 VDD，不需要任何外部器件。
PA0、PA1 开漏 I/O 输出高电平所需的上拉电阻
PA18 默认 BSL 调用引脚 保持下拉状态，以避免在复位后进入 BSL 模式。（BSL 调用引脚可以重新映射。）
PAx（不包括 PA0、PA1） 通用 I/O 将相应的引脚功能设置为 GPIO (PINCMx.PF = 0x1) 并使用内部上拉或下拉电阻器将未使用的引脚配置为输出低电平或输入。
注： 对于任何具有第二功能（与通用 I/O 共用）的未使用引脚，都必须遵循“PAx”未使用引脚连接指南。

TI 建议将一个 10μF 和一个 0.1nF 低 ESR 陶瓷去耦电容器组合连接到 VDD 和 VSS 引脚。可以使用值更大的电容，但可能会影响电源轨斜升时间。去耦电容必须尽可能靠近其去耦的引脚的位置（几毫米范围内）。

NRST 复位引脚需要连接一个外部 47kΩ 上拉电阻和一个 10nF 下拉电容。

SYSOSC 频率校正环路 (FCL) 电路利用一个组装在 ROSC 引脚和 VSS 之间的外部 100kΩ 电阻，通过为 SYSOSC 提供精密基准电流来稳定 SYSOSC 频率。如果未启用 SYSOSC FCL，则不需要该电阻。

对于支持外部晶振的器件，在使用外部晶振时，需要为晶体振荡器引脚使用外部旁路电容。

VCORE 引脚上需要连接一个 0.47μF 的电容，并且该电容需要靠近器件放置，与器件接地之间的距离最小。

对于 5V 容限开漏 (ODIO)，如果使用 ODIO，则需要一个上拉电阻来输出 I2C 和 UART 功能所需的高电平。

GUID-20211118-SS0I-GV3N-3FKW-FTQJHQ5V6VQK-low.svg图 1-1 MSPM0G 典型应用原理图