ZHCSA13P November   2008  – February 2021 TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28023 , TMS320F28023-Q1 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F28027F , TMS320F28027F-Q1

PRODUCTION DATA  

  1. 特性
  2. 应用
  3. 说明
  4. 功能方框图‎
  5. 修订历史记录
  6. Device Comparison
    1. 6.1 Related Products
  7. Terminal Configuration and Functions
    1. 7.1 引脚图
    2. 7.2 信号说明
      1. 7.2.1 信号说明
  8. 规格
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD 等级 - 汽车
    3. 8.3  ESD 等级 - 商用
    4. 8.4  建议工作条件
    5. 8.5  功耗摘要
      1. 8.5.1 TMS320F2802x/F280200 在 40MHz SYSCLKOUT 下的电流消耗
      2. 8.5.2 TMS320F2802x 在 50MHz SYSCLKOUT 下的电流消耗
      3. 8.5.3 TMS320F2802x 在 60MHz SYSCLKOUT 下的电流消耗
      4. 8.5.4 Reducing Current Consumption
      5. 8.5.5 流耗图(VREG 启用)
    6. 8.6  电气特性
    7. 8.7  热阻特性
      1. 8.7.1 PT 封装
      2. 8.7.2 DA 封装
    8. 8.8  散热设计注意事项
    9. 8.9  无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
    10. 8.10 参数信息
      1. 8.10.1 时序参数符号
      2. 8.10.2 定时参数的通用注释
    11. 8.11 测试负载电路
    12. 8.12 电源时序
      1. 8.12.1 复位 (XRS) 时序要求
      2. 8.12.2 复位 (XRS) 开关特性
    13. 8.13 时钟规范
      1. 8.13.1 器件时钟表
        1. 8.13.1.1 2802x 时钟表和命名规则(40MHz 器件)
        2. 8.13.1.2 2802x 时钟表和命名规则(50MHz 器件)
        3. 8.13.1.3 2802x时钟表和命名规则(60MHz 器件)
        4. 8.13.1.4 器件计时要求/特性
        5. 8.13.1.5 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性
      2. 8.13.2 时钟要求和特性
        1. 8.13.2.1 XCLKIN 定时要求 - PLL 已启用
        2. 8.13.2.2 XCLKIN 时序要求 - PLL 已禁用
        3. 8.13.2.3 XCLKOUT 开关特性(旁路或启用 PLL)
    14. 8.14 闪存定时
      1. 8.14.1 T 温度材料的闪存/OTP 耐久性
      2. 8.14.2 S 温度材料的闪存/OTP 耐久性
      3. 8.14.3 Q 温度材料的闪存/OTP 耐久性
      4. 8.14.4 60MHz SYSCLKOUT 下的闪存参数
      5. 8.14.5 50MHz SYSCLKOUT 上的闪存参数:
      6. 8.14.6 40MHz SYSCLKOUT 上的闪存参数:
      7. 8.14.7 闪存编程/擦除时间
      8. 8.14.8 闪存 / OTP 访问时序
      9. 8.14.9 Flash Data Retention Duration
  9. 详细说明
    1. 9.1 Overview
      1. 9.1.1  CPU
      2. 9.1.2  Memory Bus (Harvard Bus Architecture)
      3. 9.1.3  外设总线
      4. 9.1.4  Real-Time JTAG and Analysis
      5. 9.1.5  Flash
      6. 9.1.6  M0,M1 SARAM
      7. 9.1.7  L0 SARAM
      8. 9.1.8  Boot ROM
        1. 9.1.8.1 仿真引导
        2. 9.1.8.2 GetMode
        3. 9.1.8.3 引导加载器使用的外设引脚
      9. 9.1.9  Security
      10. 9.1.10 外设中断扩展 (PIE) 块
      11. 9.1.11 外部中断 (XINT1-XINT3)
      12. 9.1.12 内部零引脚振荡器、振荡器和 PLL
      13. 9.1.13 看门狗
      14. 9.1.14 Peripheral Clocking
      15. 9.1.15 Low-power Modes
      16. 9.1.16 外设帧 0,1,2 (PFn)
      17. 9.1.17 通用输入/输出 (GPIO) 复用器
      18. 9.1.18 32 位 CPU 定时器 (0,1,2)
      19. 9.1.19 Control Peripherals
      20. 9.1.20 串行端口外设
    2. 9.2 Memory Maps
    3. 9.3 Register Maps
    4. 9.4 Device Emulation Registers
    5. 9.5 VREG/BOR/POR
      1. 9.5.1 片载电压稳压器 (VREG)
        1. 9.5.1.1 使用片上 VREG
        2. 9.5.1.2 禁用片载 VREG
      2. 9.5.2 On-chip Power-On Reset (POR) and Brown-Out Reset (BOR) Circuit
    6. 9.6 系统控制
      1. 9.6.1 内部零引脚振荡器
      2. 9.6.2 Crystal Oscillator Option
      3. 9.6.3 PLL-Based Clock Module
      4. 9.6.4 输入时钟的损耗(NMI 看门狗功能)
      5. 9.6.5 CPU 看门狗模块
    7. 9.7 Low-power Modes Block
    8. 9.8 Interrupts
      1. 9.8.1 External Interrupts
        1. 9.8.1.1 外部中断电子数据/定时
          1. 9.8.1.1.1 External Interrupt Timing Requirements
          2. 9.8.1.1.2 External Interrupt Switching Characteristics
    9. 9.9 外设
      1. 9.9.1  Analog Block
        1. 9.9.1.1 模数转换器 (ADC)
          1. 9.9.1.1.1 特性
          2. 9.9.1.1.2 ADC 转换开始电子数据/定时
            1. 9.9.1.1.2.1 外部 ADC 转换启动开关特性
          3. 9.9.1.1.3 片载模数转换器 (ADC) 电子数据/定时
            1. 9.9.1.1.3.1 ADC Electrical Characteristics
            2. 9.9.1.1.3.2 ADC 电源模式
            3. 9.9.1.1.3.3 内部温度传感器
              1. 9.9.1.1.3.3.1 Temperature Sensor Coefficient
            4. 9.9.1.1.3.4 ADC 加电控制位时序
              1. 9.9.1.1.3.4.1 ADC 加电延迟
            5. 9.9.1.1.3.5 ADC 顺序模式时序和同步模式时序
        2. 9.9.1.2 ADC 多路复用器
        3. 9.9.1.3 比较器块
          1. 9.9.1.3.1 片载比较器 / DAC 电子数据/定时
            1. 9.9.1.3.1.1 Electrical Characteristics of the Comparator/DAC
      2. 9.9.2  详细说明
      3. 9.9.3  Serial Peripheral Interface (SPI) Module
        1. 9.9.3.1 SPI 主模式电气数据/时序
          1. 9.9.3.1.1 SPI Master Mode External Timing (Clock Phase = 0)
          2. 9.9.3.1.2 SPI Master Mode External Timing (Clock Phase = 1)
        2. 9.9.3.2 SPI 从模式电气数据/时序
          1. 9.9.3.2.1 SPI Slave Mode External Timing (Clock Phase = 0)
          2. 9.9.3.2.2 SPI Slave Mode External Timing (Clock Phase = 1)
      4. 9.9.4  Serial Communications Interface (SCI) Module
      5. 9.9.5  Inter-Integrated Circuit (I2C)
        1. 9.9.5.1 I2C 电气数据/时序
          1. 9.9.5.1.1 I2C 时序要求
          2. 9.9.5.1.2 I2C 开关特性
      6. 9.9.6  Enhanced PWM Modules (ePWM1/2/3/4)
        1. 9.9.6.1 ePWM 电气数据/时序
          1. 9.9.6.1.1 ePWM Timing Requirements
          2. 9.9.6.1.2 ePWM 开关特性
        2. 9.9.6.2 触发区输入时序
          1. 9.9.6.2.1 Trip-Zone Input Timing Requirements
      7. 9.9.7  High-Resolution PWM (HRPWM)
        1. 9.9.7.1 HRPWM 电气数据/时序
          1. 9.9.7.1.1 SYSCLKOUT = 50MHz–60MHz 下的高分辨率 PWM 特性
      8. 9.9.8  Enhanced Capture Module (eCAP1)
        1. 9.9.8.1 eCAP 电气数据/时序
          1. 9.9.8.1.1 Enhanced Capture (eCAP) Timing Requirement
          2. 9.9.8.1.2 eCAP 开关特性
      9. 9.9.9  JTAG 端口
      10. 9.9.10 General-Purpose Input/Output (GPIO) MUX
        1. 9.9.10.1 GPIO 电气数据/时序
          1. 9.9.10.1.1 GPIO - 输出时序
            1. 9.9.10.1.1.1 通用输出开关特性
          2. 9.9.10.1.2 GPIO - 输入时序
            1. 9.9.10.1.2.1 通用输入时序要求
          3. 9.9.10.1.3 针对输入信号的采样窗口宽度
          4. 9.9.10.1.4 低功耗唤醒时序
            1. 9.9.10.1.4.1 IDLE Mode Timing Requirements
            2. 9.9.10.1.4.2 IDLE Mode Switching Characteristics
            3. 9.9.10.1.4.3 待机模式时序要求
            4. 9.9.10.1.4.4 待机模式开关特性
            5. 9.9.10.1.4.5 HALT Mode Timing Requirements
            6. 9.9.10.1.4.6 停机模式开关特性
  10. 10应用、实施和布局
    1. 10.1 TI 参考设计
  11. 11器件和文档支持
    1. 11.1 Device and Development Support Tool Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  12. 12机械、封装和可订购信息
    1. 12.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
特性

ADC 的内核包含有一个单一 12 位转换器,此转换器由两个采样保持电路供源。可以对这两个采样保持电路进行同步采样或顺序采样。按顺序,这些电路由总共高达 13 个模拟输入通道供源。此转换器可配置为采用内部带隙基准运行,以便形成基于实际电压的转换,或者采用一对外部电压基准 (VREFHI/VREFLO) 运行,形成基于比率的转换。

与之前的 ADC 类型不同,此 ADC 并非基于序列发生器。对于用户来讲,他们可以很容易地从一个单触发来创建一系列的转换。然而,操作的基本原则是以单个转换的配置为中心,被称为 SOC,或者转换启动。

ADC 模块的功能包括:

  • 具有内置双采样保持 (S/H) 的 12 位 ADC 内核
  • 同步采样模式或顺序采样模式
  • 全范围模拟输入:0V 至 3.3V 固定电压,或 VREFHI/VREFLO 比率。输入模拟电压的数值源自:
    • 内部基准(VREFLO=VSSA。当使用内部或者外部基准模式时,VREFHI 不得超过 VDDA。)
      GUID-FA0F7399-5CAD-4B73-AE0D-74950ED8D1E6-low.gif
    • 外部基准(VREFHI/VREFLO 被连接至外部基准。当使用内部或者外部基准模式时,VREFHI 不得超过 VDDA。)
      GUID-FD391025-6774-489F-9DC7-C2408BC7190F-low.gif
  • 多达 16 个通道,多路复用输入
  • 16 个 SOC,可针对触发、采样窗口和通道进行配置
  • 用于存储转换值的 16 个结果寄存器(可单独寻址)
  • 多个触发源
    • S/W - 软件立即启动
    • ePWM 1-4
    • GPIO XINT2
    • CPU 计时器 0/1/2
    • ADCINT1/2
  • 9 个灵活的 PIE 中断,可在任一个转换后配置中断请求

表 9-21 ADC 配置和控制寄存器
寄存器名称地址大小
(x16)
受 EALLOW
保护
说明
ADCCTL10x71001控制 1 寄存器
ADCCTL20x71011控制 2 寄存器
ADCINTFLG0x71041中断标志寄存器
ADCINTFLGCLR0x71051中断标志清除寄存器
ADCINTOVF0x71061中断溢出寄存器
ADCINTOVFCLR0x71071中断溢出清除寄存器
INTSEL1N20x71081中断 1 和 2 选择寄存器
INTSEL3N40x71091中断 3 和 4 选择寄存器
INTSEL5N60x710A1中断 5 和 6 选择寄存器
INTSEL7N80x710B1中断 7 和 8 选择寄存器
INTSEL9N100x710C1中断 9 选择寄存器(被保留的中断 10 选择)
SOCPRICTL0x71101SOC 优先级控制寄存器
ADCSAMPLEMODE0x71121采样模式寄存器
ADCINTSOCSEL10x71141中断 SOC 选择 1 寄存器(用于 8 个通道)
ADCINTSOCSEL20x71151中断 SOC 选择 2 寄存器(用于 8 个通道)
ADCSOCFLG10x71181SOC 标志 1 寄存器(用于 16 个通道)
ADCSOCFRC10x711A1SOC 强制 1 寄存器(用于 16 个通道)
ADCSOCOVF10x711C1SOC 溢出 1 寄存器(用于 16 个通道)
ADCSOCOVFCLR10x711E1SOC 溢出清除 1 寄存器(用于 16 个通道)
ADCSOC0CTL 至 ADCSOC15CTL0x7120-0x712F1SOC0 控制寄存器至 SOC15 控制寄存器
ADCREFTRIM0x71401基准调整寄存器
ADCOFFTRIM0x71411偏移调整寄存器
COMPHYSTCTL0x714C1比较器滞后控制寄存器
ADCREV0x714F1修订版本寄存器
表 9-22 ADC 结果寄存器(被映射至 PF0)
寄存器名称地址大小
(x16)
受 EALLOW
保护
说明
ADCRESULT0 至 ADCRESULT150xB00 至 0xB0F1ADC 结果 0 寄存器至 ADC 结果 15 寄存器
GUID-BAA46EFC-BC3E-4AA0-A632-5FCCBF0CE97D-low.gif 图 9-17 ADC 连接

不使用 ADC 时的 ADC 连接

TI 建议即使不使用 ADC,也应保持模拟电源引脚的连接。下面总结了如果 ADC 未在应用中使用,应该如何连接 ADC 引脚:

  • VDDA - 连接到 VDDIO
  • VSSA - 连接到 VSS
  • VREFLO - 连接到 VSS
  • ADCINAn,ADCINBn,VREFHI - 连接到 VSSA

当在一个应用中使用 ADC 模块时,未使用的 ADC 输入引脚应被连接至模拟接地 (VSSA)。

注:

与 AIO 功能复用的未使用 ADCIN 引脚不应直接连接到模拟地。它们应该通过一个 1kΩ 电阻器接地。这是为了防止一个错误代码将这些引脚配置为 AIO 输出并将接地的引脚驱动至一个逻辑高电平状态。

当 ADC 未被使用时,为了达到节能的目的,请确保到 ADC 模块的时钟未被打开。