ZHCSA13P November   2008  – February 2021 TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28023 , TMS320F28023-Q1 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F28027F , TMS320F28027F-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 功能方框图‎
  5. 5 修订历史记录
  6. 6 Device Comparison
    1. 6.1 Related Products
  7. 7 Terminal Configuration and Functions
    1. 7.1 引脚图
    2. 7.2 信号说明
      1. 7.2.1 信号说明
  8. 8 规格
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD 等级 - 汽车
    3. 8.3  ESD 等级 - 商用
    4. 8.4  建议工作条件
    5. 8.5  功耗摘要
      1. 8.5.1 TMS320F2802x/F280200 在 40MHz SYSCLKOUT 下的电流消耗
      2. 8.5.2 TMS320F2802x 在 50MHz SYSCLKOUT 下的电流消耗
      3. 8.5.3 TMS320F2802x 在 60MHz SYSCLKOUT 下的电流消耗
      4. 8.5.4 Reducing Current Consumption
      5. 8.5.5 流耗图（VREG 启用）
    6. 8.6  电气特性
    7. 8.7  热阻特性
      1. 8.7.1 PT 封装
      2. 8.7.2 DA 封装
    8. 8.8  散热设计注意事项
    9. 8.9  无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
    10. 8.10 参数信息
      1. 8.10.1 时序参数符号
      2. 8.10.2 定时参数的通用注释
    11. 8.11 测试负载电路
    12. 8.12 电源时序
      1. 8.12.1 复位 (XRS) 时序要求
      2. 8.12.2 复位 (XRS) 开关特性
    13. 8.13 时钟规范
      1. 8.13.1 器件时钟表
        1. 8.13.1.1 2802x 时钟表和命名规则（40MHz 器件）
        2. 8.13.1.2 2802x 时钟表和命名规则（50MHz 器件）
        3. 8.13.1.3 2802x时钟表和命名规则（60MHz 器件）
        4. 8.13.1.4 器件计时要求/特性
        5. 8.13.1.5 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性
      2. 8.13.2 时钟要求和特性
        1. 8.13.2.1 XCLKIN 定时要求 - PLL 已启用
        2. 8.13.2.2 XCLKIN 时序要求 - PLL 已禁用
        3. 8.13.2.3 XCLKOUT 开关特性（旁路或启用 PLL）
    14. 8.14 闪存定时
      1. 8.14.1 T 温度材料的闪存/OTP 耐久性
      2. 8.14.2 S 温度材料的闪存/OTP 耐久性
      3. 8.14.3 Q 温度材料的闪存/OTP 耐久性
      4. 8.14.4 60MHz SYSCLKOUT 下的闪存参数
      5. 8.14.5 50MHz SYSCLKOUT 上的闪存参数：
      6. 8.14.6 40MHz SYSCLKOUT 上的闪存参数：
      7. 8.14.7 闪存编程/擦除时间
      8. 8.14.8 闪存 / OTP 访问时序
      9. 8.14.9 Flash Data Retention Duration
  9. 9 详细说明
    1. 9.1 Overview
      1. 9.1.1  CPU
      2. 9.1.2  Memory Bus (Harvard Bus Architecture)
      3. 9.1.3  外设总线
      4. 9.1.4  Real-Time JTAG and Analysis
      5. 9.1.5  Flash
      6. 9.1.6  M0，M1 SARAM
      7. 9.1.7  L0 SARAM
      8. 9.1.8  Boot ROM
        1. 9.1.8.1 仿真引导
        2. 9.1.8.2 GetMode
        3. 9.1.8.3 引导加载器使用的外设引脚
      9. 9.1.9  Security
      10. 9.1.10 外设中断扩展 (PIE) 块
      11. 9.1.11 外部中断 (XINT1-XINT3)
      12. 9.1.12 内部零引脚振荡器、振荡器和 PLL
      13. 9.1.13 看门狗
      14. 9.1.14 Peripheral Clocking
      15. 9.1.15 Low-power Modes
      16. 9.1.16 外设帧 0，1，2 (PFn)
      17. 9.1.17 通用输入/输出 (GPIO) 复用器
      18. 9.1.18 32 位 CPU 定时器 (0，1，2)
      19. 9.1.19 Control Peripherals
      20. 9.1.20 串行端口外设
    2. 9.2 Memory Maps
    3. 9.3 Register Maps
    4. 9.4 Device Emulation Registers
    5. 9.5 VREG/BOR/POR
      1. 9.5.1 片载电压稳压器 (VREG)
        1. 9.5.1.1 使用片上 VREG
        2. 9.5.1.2 禁用片载 VREG
      2. 9.5.2 On-chip Power-On Reset (POR) and Brown-Out Reset (BOR) Circuit
    6. 9.6 系统控制
      1. 9.6.1 内部零引脚振荡器
      2. 9.6.2 Crystal Oscillator Option
      3. 9.6.3 PLL-Based Clock Module
      4. 9.6.4 输入时钟的损耗（NMI 看门狗功能）
      5. 9.6.5 CPU 看门狗模块
    7. 9.7 Low-power Modes Block
    8. 9.8 Interrupts
      1. 9.8.1 External Interrupts
        1. 9.8.1.1 外部中断电子数据/定时
          1. 9.8.1.1.1 External Interrupt Timing Requirements
          2. 9.8.1.1.2 External Interrupt Switching Characteristics
    9. 9.9 外设
      1. 9.9.1  Analog Block
        1. 9.9.1.1 模数转换器 (ADC)
          1. 9.9.1.1.1 特性
          2. 9.9.1.1.2 ADC 转换开始电子数据/定时
            1. 9.9.1.1.2.1 外部 ADC 转换启动开关特性
          3. 9.9.1.1.3 片载模数转换器 (ADC) 电子数据/定时
            1. 9.9.1.1.3.1 ADC Electrical Characteristics
            2. 9.9.1.1.3.2 ADC 电源模式
            3. 9.9.1.1.3.3 内部温度传感器
              1. 9.9.1.1.3.3.1 Temperature Sensor Coefficient
            4. 9.9.1.1.3.4 ADC 加电控制位时序
              1. 9.9.1.1.3.4.1 ADC 加电延迟
            5. 9.9.1.1.3.5 ADC 顺序模式时序和同步模式时序
        2. 9.9.1.2 ADC 多路复用器
        3. 9.9.1.3 比较器块
          1. 9.9.1.3.1 片载比较器 / DAC 电子数据/定时
            1. 9.9.1.3.1.1 Electrical Characteristics of the Comparator/DAC
      2. 9.9.2  详细说明
      3. 9.9.3  Serial Peripheral Interface (SPI) Module
        1. 9.9.3.1 SPI 主模式电气数据/时序
          1. 9.9.3.1.1 SPI Master Mode External Timing (Clock Phase = 0)
          2. 9.9.3.1.2 SPI Master Mode External Timing (Clock Phase = 1)
        2. 9.9.3.2 SPI 从模式电气数据/时序
          1. 9.9.3.2.1 SPI Slave Mode External Timing (Clock Phase = 0)
          2. 9.9.3.2.2 SPI Slave Mode External Timing (Clock Phase = 1)
      4. 9.9.4  Serial Communications Interface (SCI) Module
      5. 9.9.5  Inter-Integrated Circuit (I2C)
        1. 9.9.5.1 I2C 电气数据/时序
          1. 9.9.5.1.1 I2C 时序要求
          2. 9.9.5.1.2 I2C 开关特性
      6. 9.9.6  Enhanced PWM Modules (ePWM1/2/3/4)
        1. 9.9.6.1 ePWM 电气数据/时序
          1. 9.9.6.1.1 ePWM Timing Requirements
          2. 9.9.6.1.2 ePWM 开关特性
        2. 9.9.6.2 触发区输入时序
          1. 9.9.6.2.1 Trip-Zone Input Timing Requirements
      7. 9.9.7  High-Resolution PWM (HRPWM)
        1. 9.9.7.1 HRPWM 电气数据/时序
          1. 9.9.7.1.1 SYSCLKOUT = 50MHz–60MHz 下的高分辨率 PWM 特性
      8. 9.9.8  Enhanced Capture Module (eCAP1)
        1. 9.9.8.1 eCAP 电气数据/时序
          1. 9.9.8.1.1 Enhanced Capture (eCAP) Timing Requirement
          2. 9.9.8.1.2 eCAP 开关特性
      9. 9.9.9  JTAG 端口
      10. 9.9.10 General-Purpose Input/Output (GPIO) MUX
        1. 9.9.10.1 GPIO 电气数据/时序
          1. 9.9.10.1.1 GPIO - 输出时序
            1. 9.9.10.1.1.1 通用输出开关特性
          2. 9.9.10.1.2 GPIO - 输入时序
            1. 9.9.10.1.2.1 通用输入时序要求
          3. 9.9.10.1.3 针对输入信号的采样窗口宽度
          4. 9.9.10.1.4 低功耗唤醒时序
            1. 9.9.10.1.4.1 IDLE Mode Timing Requirements
            2. 9.9.10.1.4.2 IDLE Mode Switching Characteristics
            3. 9.9.10.1.4.3 待机模式时序要求
            4. 9.9.10.1.4.4 待机模式开关特性
            5. 9.9.10.1.4.5 HALT Mode Timing Requirements
            6. 9.9.10.1.4.6 停机模式开关特性
  10. 10应用、实施和布局
    1. 10.1 TI 参考设计
  11. 11器件和文档支持
    1. 11.1 Device and Development Support Tool Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  12. 12机械、封装和可订购信息
    1. 12.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.2.1 信号说明

终端I/O/Z说明
名称(1)PT
引脚编号		DA
引脚编号
JTAG
TRST216I具有内部下拉电阻的 JTAG 测试复位。驱动为高电平时，TRST 交由扫描系统控制器件的运行。如果此信号未连接或驱动为低电平，则器件将在功能模式下工作，测试复位信号将被忽略。
注意：TRST 是高电平有效的测试引脚，在器件正常工作期间必须始终保持低电平。此引脚上需要一个外部上拉电阻。此电阻的值应该基于设计适用的调试器 Pod 的驱动强度。一个 2.2kΩ 电阻器一般可提供足够的保护。由于这是特定于应用的，所以 TI 建议验证每个目标板是否能正常运行调试器和应用。(↓)
TCK参阅 GPIO38I参阅 GPIO38。带有内部上拉电阻的 JTAG 测试时钟 (↑)
TMS参阅 GPIO36I参阅 GPIO36。带有内部上拉电阻的 JTAG 测试模式选择 (TMS)。此串行控制输入在 TCK 上升沿输入到 TAP 控制器。(↑)
TDI参阅 GPIO35I参阅 GPIO35。带有内部上拉电阻的 JTAG 测试数据输入 (TDI)。TDI 在 TCK 的上升沿输入到选择的寄存器（指令或数据）。(↑)
TDO参阅 GPIO37O/Z参阅 GPIO37。JTAG 扫描输出，测试数据输出 (TDO)。所选寄存器（指令或数据）的内容在 TCK 下降沿从 TDO 移出。
（8mA 驱动）
闪存
TEST3038I/O测试引脚。为 TI 预留。必须保持未连接状态。
时钟
XCLKOUT参阅 GPIO18O/Z参阅 GPIO18。源自 SYSCLKOUT 的输出时钟。XCLKOUT 频率要么与 SYSCLKOUT 的频率相同，要么是后者的一半或四分之一。这通过 XCLK 寄存器中的位 1:0 (XCLKOUTDIV) 控制。复位时，XCLKOUT = SYSCLKOUT/4。通过将 XCLKOUTDIV 设定为 3，可关闭 XCLKOUT 信号。GPIO18 的多路复用器控制也必须设定为 XCLKOUT，才能使此信号传播到引脚。
XCLKIN参阅 GPIO19 和 GPIO38I参阅 GPIO19 和 GPIO38。外部振荡器输入。时钟的引脚源由 XCLK 寄存器内的 XCLKINSEL 位控制，默认选择 GPIO38。此引脚馈送来自外部 3.3V 振荡器的时钟。在这种情况下，X1 引脚（如果可用）必须连接至 GND，而且必须通过 CLKCTL 寄存器内的 14 位禁用片上晶体振荡器。如果使用晶振/谐振器，必须通过 CLKCTL 寄存器内的 13 位禁用 XCLKIN 路径。
注意：使用 GPIO38/TCK/XCLKIN 引脚提供外部时钟以使器件正常工作的设计可能需要集成一些挂钩，以便在使用 JTAG 连接器调试期间禁用此路径。这是为了防止 JTAG 调试会话期间活动的 TCK 信号相互竞争。此时可使用零引脚内部振荡器为器件计时。
X145-I1.8V 片上晶体振荡器输入。要使用此振荡器，必须在 X1 和 X2 之间连接一个石英晶振或陶瓷谐振器。在这种情况下，必须通过 CLKCTL 寄存器内的 13 位禁用 XCLKIN 路径。如果此引脚未使用，必须连接至 GND。(I)
X246–O片上晶体振荡器输出。必须在 X1 和 X2 之间连接一个石英晶振或陶瓷谐振器。如果 X2 未使用，必须保持未连接状态。(O)
复位
XRS317I/OD器件复位（进）和看门狗复位（出）。这些器件具有内置上电复位 (POR) 电路和欠压复位 (BOR) 电路。在上电或欠压情况下，此引脚由器件驱动为低电平。外部电路也可能会驱动此引脚使器件复位生效。发生看门狗复位时，此引脚也由 MCU 驱动为低电平。在看门狗复位期间，XRS 引脚在 512 个 OSCCLK 周期的看门狗复位持续时间内被驱动为低电平。应在 XRS 和 VDDIO 之间放置一个值为 2.2kΩ 至 10kΩ 的电阻器。如果在 XRS 和 VSS 之间放置一个电容器进行噪声滤除，则该电容器的值应为 100nF 或更小。当看门狗复位生效时，这些值将能让看门狗在 512 个 OSCCLK 周期内正确地将 XRS 引脚驱动至 VOL。任何源头的器件复位都会导致器件终止执行。程序计数器指向位置 0x3F FFC0 包含的地址。当复位失效时，从程序计数器指定的位置开始执行。此引脚的输出缓冲器是一个有内部上拉电阻的开漏器件。(↑) 如果此引脚由外部器件驱动，则应使用开漏器件进行驱动。
ADC、比较器、模拟 I/O
ADCINA76–IADC 组 A，通道 7 输入
ADCINA6418IADC 组 A，通道 6 输入
AIO6I/O数字 AIO 6
ADCINA4519IADC 组 A，通道 4 输入
COMP2AI比较器输入 2A（只在 48 引脚器件内可用）
AIO4I/O数字 AIO 4
ADCINA37–IADC 组 A，通道 3 输入
ADCINA2920IADC 组 A，通道 2 输入
COMP1AI比较器输入 1A
AIO2I/O数字 AIO 2
ADCINA18-IADC 组 A，通道 1 输入
ADCINA01021IADC 组 A，通道 0 输入
VREFHIIADC 外部基准高 - 仅在 ADC 外部基准模式下使用。参阅Topic Link Label9.9.1.1，ADC。
ADCINB718-IADC 组 B，通道 7 输入
ADCINB61726IADC 组 B，通道 6 输入
AIO14I/O数字 AIO 14
ADCINB41625IADC 组 B，通道 4 输入
COMP2BI比较器输入 2B（只在 48 引脚器件内可用）
AIO12I/O数字 AIO 12
ADCINB315-IADC 组 B，通道 3 输入
ADCINB21424IADC 组 B，通道 2 输入
COMP1BI比较器输入 1B
AIO10I/O数字 AIO 10
ADCINB113-IADC 组 B，通道 1 输入
CPU 和 I/O 电源
VDDA1122模拟电源引脚。在此引脚附近连接一个 2.2μF 电容器（典型值）。
VSSA1223模拟接地引脚
VREFLOIADC 外部基准低（始终接地）
VDD321CPU 和逻辑数字电源引脚。使用内部 VREG 时，在每个 VDD 引脚和接地之间放置一个 1.2µF 电容器。可使用值较高的电容器。
4311
VDDIO354数字 I/O 缓冲器和闪存电源引脚。启用 VREG 时使用单电源。在此引脚上放置一个 去耦电容器。确切值应由系统电压调节解决方案决定。
VSS332数字接地引脚
4412
稳压器控制信号
VREGENZ343I

具有内部下拉电阻的内部稳压器 (VREG) 使能。直接连接到 VSS（低）以启用内部 1.8V VREG。直接连接到 VDDIO（高）以禁用 VREG 并使用外部 1.8V 电源。

GPIO 和外设信号(2)
GPIO02937I/O/Z通用输入/输出 0
EPWM1AO增强型 PWM1 输出 A 和 HRPWM 通道
---
---
GPIO12836I/O/Z通用输入/输出 1
EPWM1BO增强型 PWM1 输出 B
--
COMP1OUTO比较器 1 的直接输出
GPIO2375I/O/Z通用输入/输出 2
EPWM2AO增强型 PWM2 输出 A 和 HRPWM 通道
--
--
GPIO3386I/O/Z通用输入/输出 3
EPWM2BO增强型 PWM2 输出 B
--
COMP2OUTO比较器 2 的直接输出（只在 48 引脚器件内可用）
GPIO4397I/O/Z通用输入/输出 4
EPWM3AO增强型 PWM3 输出 A 和 HRPWM 通道
--
--
GPIO5408I/O/Z通用输入/输出 5
EPWM3BO增强型 PWM3 输出 B
--
ECAP1I/O增强型捕捉输入/输出 1
GPIO6419I/O/Z通用输入/输出 6
EPWM4AO增强型 PWM4 输出 A 和 HRPWM 通道
EPWMSYNCII外部 ePWM 同步脉冲输入
EPWMSYNCOO外部 ePWM 同步脉冲输出
GPIO74210I/O/Z通用输入/输出 7
EPWM4BO增强型 PWM4 输出 B
SCIRXDAISCI-A 接收数据
--
GPIO124713I/O/Z通用输入/输出 12
TZ1I跳闸区输入 1
SCITXDAOSCI-A 发送数据
--
GPIO162735I/O/Z通用输入/输出 16
SPISIMOAI/OSPI 从器件输入，主器件输出
--
TZ2I跳闸区输入 2
GPIO172634I/O/Z通用输入/输出 17
SPISOMIAI/OSPI-A 从器件输出，主器件输入
--
TZ3I跳闸区输入 3
GPIO182432I/O/Z通用输入/输出 18
SPICLKAI/OSPI-A 时钟输入/输出
SCITXDAOSCI-A 发送
XCLKOUTO/Z源自 SYSCLKOUT 的输出时钟。XCLKOUT 频率要么与 SYSCLKOUT 的频率相同，要么是后者的一半或四分之一。这通过 XCLK 寄存器中的位 1:0 (XCLKOUTDIV) 控制。复位时，XCLKOUT = SYSCLKOUT/4。通过将 XCLKOUTDIV
设定为 3，可关闭 XCLKOUT 信号。GPIO18 的多路复用器控制也必须设定为 XCLKOUT，才能使此信号传播到引脚。
GPIO192533I/O/Z通用输入/输出 19
XCLKINI外部振荡器输入。此引脚到时钟块的路径不受此引脚的多路复用器功能控制。如果此路径用于其他外设功能，必须注意不要启用此路径来计时。
SPISTEAI/OSPI-A 从器件发送使能输入/输出
SCIRXDAISCI-A 接收
ECAP1I/O增强型捕捉输入/输出 1
GPIO284814I/O/Z通用输入/输出 28
SCIRXDAISCI 接收数据
SDAAI/ODI2C 数据开漏双向端口
TZ2I跳闸区输入 2
GPIO29115I/O/Z通用输入/输出 29。
SCITXDAOSCI 发送数据
SCLAI/ODI2C 时钟开漏双向端口
TZ3I跳闸区输入 3
GPIO3231-I/O/Z通用输入/输出 32
SDAAI/ODI2C 数据开漏双向端口
EPWMSYNCII增强型 PWM 外部同步脉冲输入
ADCSOCAOOADC 转换启动 A
GPIO3336-I/O/Z通用输入/输出 33
SCLAI/ODI2C 时钟开漏双向端口
EPWMSYNCOO增强型 PWM 外部同步脉冲输入
ADCSOCBOOADC 转换启动 B
GPIO341927I/O/Z通用输入/输出 34
COMP2OUTO比较器 2 的直接输出。在 DA 封装中，COMP2OUT 信号不可用。
--
--
GPIO352028I/O/Z通用输入/输出 35
TDII带有内部上拉电阻的 JTAG 测试数据输入 (TDI)。TDI 在 TCK 的上升沿输入到选择的寄存器（指令或数据）
GPIO362129I/O/Z通用输入/输出 36
TMSI带有内部上拉电阻的 JTAG 测试模式选择 (TMS)。此串行控制输入在 TCK 上升沿输入到 TAP 控制器。
GPIO372230I/O/Z通用输入/输出 37
TDOO/ZJTAG 扫描输出，测试数据输出 (TDO)。所选寄存器（指令或数据）的内容在 TCK 下降沿从 TDO 移出（8mA 驱动）
GPIO382331I/O/Z通用输入/输出 38
TCKI带有内部上拉电阻的 JTAG 测试时钟
XCLKINI外部振荡器输入。此引脚到时钟块的路径不受此引脚的多路复用器功能控制。如果此路径用于其他功能，必须注意不要启用此路径来计时。
(1) I = 输入，O = 输出，Z = 高阻抗，OD = 开漏，↑ = 上拉，↓ = 下拉
(2) GPIO 功能（以粗斜体显示）在复位时为默认值。它们下面列出的外设信号是供替换的功能。对于 GPIO 功能多路复用的 JTAG 引脚，输入到 GPIO 块的路径始终有效。根据 TRST 信号条件，启用/禁用从 GPIO 块输出的路径和从一个引脚到 JTAG 块的路径。有关详细信息，请参阅 TMS320F2802x、TMS320F2802xx 技术参考手册中的“系统控制”一章。