ZHCSRR6E November   2023  – August 2025 LMKDB1102 , LMKDB1104 , LMKDB1108 , LMKDB1120

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息 
    5. 6.5 电气特性
    6. 6.6 SMBus 时序要求
    7. 6.7 SBI 时序要求
    8. 6.8 时序图
    9. 6.9 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 输入特性
        1. 8.3.1.1 在器件断电时运行输入时钟
        2. 8.3.1.2 失效防护输入
        3. 8.3.1.3 输入配置
          1. 8.3.1.3.1 用于时钟输入的内部端接
          2. 8.3.1.3.2 交流耦合或直流耦合时钟输入
      2. 8.3.2 灵活的电源序列
        1. 8.3.2.1 PWRDN# 置为有效和置为无效
        2. 8.3.2.2 OE# 置为有效和置为无效
        3. 8.3.2.3 器件电源关闭时的时钟输入和 PWRGD/PWRDN# 行为
      3. 8.3.3 LOS 和 OE
        1. 8.3.3.1 LMKDB1120 的附加 OE# 引脚和向后兼容性
        2. 8.3.3.2 同步 OE
        3. 8.3.3.3 OE 控制寄存器
        4. 8.3.3.4 自动输出禁用
        5. 8.3.3.5 LOS 检测
      4. 8.3.4 输出特性
        1. 8.3.4.1 双端接
        2. 8.3.4.2 可编程输出压摆率
          1. 8.3.4.2.1 通过引脚控制压摆率
          2. 8.3.4.2.2 通过 SMBus 进行压摆率控制
        3. 8.3.4.3 可编程输出摆幅
        4. 8.3.4.4 准确的输出阻抗
        5. 8.3.4.5 可编程输出阻抗
        6. 8.3.4.6 失效防护输出
    4. 8.4 器件功能模式
      1. 8.4.1 SMBus 模式
      2. 8.4.2 SBI 模式
      3. 8.4.3 引脚模式
  10. 9 寄存器映射
    1. 9.1 LMKDB1120 和 LMKDB1120FS 寄存器
    2. 9.2 LMKDB1108 和 LMKDB1108FS 寄存器
    3. 9.3 LMKDB1104 和 LMKDB1104FS 寄存器
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
      3. 10.2.3 应用曲线
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5 引脚配置和功能

图 5-1 LMKDB1120 和 LMKDB1120FS 6mm × 6mm NPP 封装80 引脚 TLGA顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-1 LMKDB1120 和 LMKDB1120FS 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN_P G1 I 差分时钟输入。
CLKIN_N H1 I
时钟输出
CLK0_P J1 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N K1 O
CLK1_P L1 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N M1 O
CLK2_P M2 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N M3 O
CLK3_P M4 O LP-HCSL 差分时钟输出 3。如果未使用，则不连接。
CLK3_N M5 O
CLK4_P M7 O LP-HCSL 差分时钟输出 4。如果未使用，则不连接。
CLK4_N M8 O
CLK5_P M9 O LP-HCSL 差分时钟输出 5。如果未使用，则不连接。
CLK5_N M10 O
CLK6_P M11 O LP-HCSL 差分时钟输出 6。如果未使用，则不连接。
CLK6_N M12 O
CLK7_P L12 O LP-HCSL 差分时钟输出 7。如果未使用，则不连接。
CLK7_N K12 O
CLK8_P J12 O LP-HCSL 差分时钟输出 8。如果未使用，则不连接。
CLK8_N H12 O
CLK9_P G12 O LP-HCSL 差分时钟输出 9。如果未使用，则不连接。
CLK9_N F12 O
CLK10_P D12 O LP-HCSL 差分时钟输出 10。如果未使用，则不连接。
CLK10_N C12 O
CLK11_P B12 O LP-HCSL 差分时钟输出 11。如果未使用，则不连接。
CLK11_N A12 O
CLK12_P A11 O LP-HCSL 差分时钟输出 12。如果未使用，则不连接。
CLK12_N A10 O
CLK13_P A9 O LP-HCSL 差分时钟输出 13。如果未使用，则不连接。
CLK13_N A8 O
CLK14_P A7 O LP-HCSL 差分时钟输出 14。如果未使用，则不连接。
CLK14_N A6 O
CLK15_P A5 O LP-HCSL 差分时钟输出 15。如果未使用，则不连接。
CLK15_N A4 O
CLK16_P A3 O LP-HCSL 差分时钟输出 16。如果未使用，则不连接。
CLK16_N A2 O
CLK17_P A1 O LP-HCSL 差分时钟输出 17。如果未使用，则不连接。
CLK17_N B1 O
CLK18_P C1 O LP-HCSL 差分时钟输出 18。如果未使用，则不连接。
CLK18_N D1 O
CLK19_P E1 O LP-HCSL 差分时钟输出 19。如果未使用，则不连接。
CLK19_N F1 O
POWER
VDDA H2 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅 节 10.3。
VDDCLK B2、B6、B11、L2、L11 P 输出电源
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
vOE0#/NC J2 I 控制 CLK0 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE1#/NC K2 I 控制 CLK1 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE2#/NC L3 I 控制 CLK2 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE3#/NC L6 I 控制 CLK3 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE4#/NC L9 I 控制 CLK4 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE5#/SBI_IN L8 I 控制 CLK5 或 SBI 数据输入引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。

OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 数据输入。
vOE6#/SBI_CLK L10 I 控制 CLK6 或 SBI 时钟输入引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。

OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 时钟输入。
vOE7# K11 I 控制 CLK7 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE8# H11 I 控制 CLK8 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE9# E12 I 控制 CLK9 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE10#/SHFT_LD# E11 I 控制 CLK10 或 SBI 低电平有效移位寄存器负载引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。

OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 移位寄存器负载输入。
vOE11# C11 I 控制 CLK11 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE12# B10 I 控制 CLK12 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE13#/NC B9 I 控制 CLK13 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
OE14#/NC B7 I 控制 CLK14 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE15#/NC B5 I 控制 CLK15 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE16#/NC B3 I 控制 CLK16 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE17#/NC D2 I 控制 CLK17 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE18#/NC D11 I 控制 CLK18 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
vOE19#/NC J11 I 控制 CLK19 的低电平有效输入。内部下拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

0 = 输出有效，1 = 输出无效
SBI_OUT/NC C2 O SBI 数据输出引脚/无连接。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。
vPWRGD/PWRDN# M6 I 电源正常/断电低电平有效。多功能输入引脚。内部上拉电阻。

在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件

在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。

低电平 = 断电模式

高电平 = 正常运行模式
vSBI_EN E2 I SBI 使能。内部下拉电阻。上电后请勿更改该引脚的状态。

上电时为低电平 = 禁用 SBI 接口。引脚 L8、L10 和 E11 用作 OE 引脚。上电时为高电平 = 启用 SBI 接口。

引脚 L8、L10 和 E11 用作 SBI 接口引脚。SMBus 和其他 OE 引脚保持正常工作。
^vSADR1_tri B8 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^vSADR0_tri B4 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
LOS#/NC G11 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。该引脚可以不连接，以便与 DB2000QL 引脚排列匹配。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
SMB_DATA L4 I/O SMBus 数据。需要外部上拉电阻。如果未使用，则不连接。
SMB_CLK L5 I SMBus 时钟。需要外部上拉电阻。如果未使用，则不连接。
NC F2、F11、G2、L7 NC 无连接。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。具有“^/v”的引脚具有基于所选功能的内部上拉或下拉电阻。
(3) “#”符号表示低电平有效。
图 5-2 LMKDB1108 和 LMKDB1108FS 5mm x 5mm VQFN 封装40 引脚顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-2 LMKDB1108 和 LMKDB1108FS 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN_P 8 I 差分时钟输入。
CLKIN_N 9 I
时钟输出
CLK0_P 15 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N 16 O
CLK1_P 17 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 18 O
CLK2_P 22 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 23 O
CLK3_P 24 O LP-HCSL 差分时钟输出 3。如果未使用，则不连接。
CLK3_N 25 O
CLK4_P 28 O LP-HCSL 差分时钟输出 4。如果未使用，则不连接。
CLK4_N 29 O
CLK5_P 31 O LP-HCSL 差分时钟输出 5。如果未使用，则不连接。
CLK5_N 32 O
CLK6_P 35 O LP-HCSL 差分时钟输出 6。如果未使用，则不连接。
CLK6_N 36 O
CLK7_P 38 O LP-HCSL 差分时钟输出 7。如果未使用，则不连接。
CLK7_N 39 O
POWER
VDDA 7 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅 节 10.3。
VDDCLK 10、13、20、26、37、 P 输出电源
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
vOE0#/SHFT_LD# 14 I 控制 CLK0 或 SBI 低电平有效移位寄存器负载引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 锁存寄存器输入。
vOE1#/SBI_IN 19 I 控制 CLK1 或 SBI 数据输入引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 数据输入。
vOE2# 21 I 控制 CLK2 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE3# 27 I 控制 CLK3 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE4#/SBI_CLK 30 I 控制 CLK4 或 SBI 时钟输入引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 时钟输入。
vOE5# 33 I 控制 CLK5 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vOE10#/SBI_OUT 34 I 或 O 控制 CLK6 或 SBI 数据输出引脚的低电平有效输入。内部下拉电阻。SBI_EN 引脚控制该引脚的功能。

OE 模式：0 = 有效输出，1 = 无效输出。

SBI 模式：SBI 移位寄存器数据输出。
vOE7# 40 I 控制 CLK7 的低电平有效输入。内部下拉电阻。

0 = 输出有效，1 = 输出无效
vPWRGD/PWRDN# 12 I 电源正常/断电低电平有效。多功能输入引脚。内部下拉电阻。

在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件

在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。

低电平 = 断电模式

高电平 = 正常运行模式
vSBI_EN 11 I SBI 使能。内部下拉电阻。上电后请勿更改该引脚的状态。

上电时为低电平 = 禁用 SBI 接口。引脚 20、32、48 和 55 用作 OE 引脚。

上电时为高电平 = 启用 SBI 接口。引脚 20、32、48 和 55 用作 SBI 接口引脚。SMBus 和其他 OE 引脚保持正常工作。
^vSADR1_tri 3 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^vSADR0_tri 4 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^SLEWRATE_SEL 2 I LP-HCSL 差分时钟输出压摆率选择引脚。内部上拉电阻。

低电平 = 慢速压摆率。

高电平 = 快速压摆率。
LOS# 1 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
SMB_DATA 5 I/O SMBus 数据。需要外部上拉电阻。如果未使用，则不连接。
SMB_CLK 6 I SMBus 时钟。需要外部上拉电阻。如果未使用，则不连接。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。
(3) “#”符号表示低电平有效。
图 5-3 LMKDB1104 和 LMKDB1104FS 4mm x 4mm VQFN 封装28 引脚顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-3 LMKDB1104 和 LMKDB1104FS 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN_P 6 I 差分时钟输入。
CLKIN_N 7 I
时钟输出
CLK0_P 12 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N 13 O
CLK1_P 16 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 17 O
CLK2_P 19 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 20 O
CLK3_P 23 O LP-HCSL 差分时钟输出 3。如果未使用，则不连接。
CLK3_N 24 O
POWER
VDDA 5 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅 节 10.3。
VDDCLK 10、15、18、25 P 输出电源
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
vOE0#/SHFT_LD# 11 I 控制 CLK0 或 SBI 低电平有效移位寄存器负载引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 锁存寄存器输入。
vOE1#/SBI_IN 14 I 控制 CLK1 或 SBI 数据输入引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 数据输入。
vOE2#/SBI_CLK 21 I 控制 CLK2 或 SBI 时钟输入引脚的低电平有效输入。SBI_EN 引脚控制该引脚的功能。内部下拉电阻。OE 模式：0 = 有效输出，1 = 无效输出。

边带模式：SBI 时钟输入。
vOE3#/SBI_OUT 22 I 或 O 控制 CLK3 或 SBI 数据输出引脚的低电平有效输入。内部下拉电阻。SBI_EN 引脚控制该引脚的功能。

OE 模式：0 = 有效输出，1 = 无效输出。

SBI 模式：SBI 移位寄存器数据输出。
vPWRGD/PWRDN# 9 I 电源正常/断电低电平有效。多功能输入引脚。内部下拉电阻。

在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件

在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。

低电平 = 断电模式

高电平 = 正常运行模式
vSBI_EN 8 I SBI 使能。内部下拉电阻。上电后请勿更改该引脚的状态。

上电时为低电平 = 禁用 SBI 接口。引脚 20、32、48 和 55 用作 OE 引脚。

上电时为高电平 = 启用 SBI 接口。引脚 20、32、48 和 55 用作 SBI 接口引脚。SMBus 和其他 OE 引脚保持正常工作。
^vSADR1_tri 1 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^vSADR0_tri 2 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^SLEWRATE_SEL 27 I LP-HCSL 差分时钟输出压摆率选择引脚。内部上拉电阻。

低电平 = 慢速压摆率。

高电平 = 快速压摆率。
LOS# 28 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
SMB_DATA 3 I/O SMBus 数据。需要外部上拉电阻。如果未使用，则不连接。
SMB_CLK 4 I SMBus 时钟。需要外部上拉电阻。如果未使用，则不连接。
NC 26 NC 无连接。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。
(3) “#”符号表示低电平有效。
图 5-4 LMKDB1102 3mm x 3mm VQFN 封装20 引脚顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-4 LMKDB1102 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN_P 1 I 差分时钟输入。
CLKIN_N 2 I
时钟输出
CLK1_P 16 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 17 O
CLK2_P 9 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 10 O
POWER
VDDA 6 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅 节 10.3。
VDDCLK 3、8、14、18、19 P 输出电源
GND 7、20 G 器件接地，散热焊盘。
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
^OE1# 15 I 控制 CLK1 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE2# 12 I 控制 CLK2 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
LOS# 13 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
vZOUT_SEL 11 I LP-HCSL 差分时钟输出阻抗选择。内部下拉电阻。

低电平 = 85Ω。

高电平 = 100Ω。
NC 4、5 NC 无连接。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。
(3) “#”符号表示低电平有效。