ZHCSR43 December   2023 LMK5C33216A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序图
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 差分电压测量术语
    2. 6.2 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 运行模式
        2. 7.2.2.2 级联 DPLL 运行模式
        3. 7.2.2.3 APLL 与 DPLL 级联
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO)
      2. 7.3.2  基准输入
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
        1. 7.3.5.1 涉及相位抵消的无中断切换
        2. 7.3.5.2 涉及相位转换控制的无中断切换
        3. 7.3.5.3 涉及 1PPS 输入的无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 频率监控
          3. 7.3.7.2.3 漏脉冲监控器（后期检测）
          4. 7.3.7.2.4 矮脉冲监控器（早期检测）
          5. 7.3.7.2.5 1PPS 输入的相位有效监控器
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
          1. 7.3.8.1.1 APLL 相位检测器频率
          2. 7.3.8.1.2 APLL VCO 频率
          3. 7.3.8.1.3 DPLL TDC 频率
          4. 7.3.8.1.4 DPLL VCO 频率
          5. 7.3.8.1.5 时钟输出频率
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2、APLL3)
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL XO 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 具有 SDM 的 APLL N 分频器
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2、LF3）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2、VCO3）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 SYSREF/1PPS
      13. 7.3.13 输出延迟
      14. 7.3.14 时钟输出 (OUTx_P/N)
        1. 7.3.14.1 差分输出
        2. 7.3.14.2 LVCMOS 输出
        3. 7.3.14.3 SYSREF/1PPS 输出复制
        4. 7.3.14.4 LOL 期间输出自动静音
      15. 7.3.15 无毛刺输出时钟启动
      16. 7.3.16 时钟输出连接和端接
      17. 7.3.17 输出同步 (SYNC)
      18. 7.3.18 零延迟模式 (ZDM)
      19. 7.3.19 历时计数器 (TEC)
        1. 7.3.19.1 配置 TEC 功能
        2. 7.3.19.2 SPI 作为触发源
        3. 7.3.19.3 GPIO 引脚作为 TEC 触发源
          1. 7.3.19.3.1 示例：使用 TEC 和 GPIO1 作为触发器进行历时测量
        4. 7.3.19.4 TEC 时序
        5. 7.3.19.5 其他 TEC 行为
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动
        1. 7.4.1.1 ROM 选择
        2. 7.4.1.2 EEPROM 覆盖层
      2. 7.4.2 DPLL 运行状态
        1. 7.4.2.1 自由运行
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 DPLL 被锁定
        4. 7.4.2.4 保持
      3. 7.4.3 PLL 启动序列
      4. 7.4.4 数控振荡器 (DCO) 频率和相位调整
        1. 7.4.4.1 DPLL DCO 控制
          1. 7.4.4.1.1 DPLL DCO 相对调整频率步长
          2. 7.4.4.1.2 APLL DCO 频率步长
      5. 7.4.5 APLL 频率控制
      6. 7.4.6 DPLL 可编程相位延迟
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行接口
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行接口
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射生成
      5. 7.5.5 通用寄存器编程序列
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 断电 (PD#) 引脚
      3. 8.1.3 通过自举引脚进行启动
      4. 8.1.4 引脚状态
      5. 8.1.5 ROM 和 EEPROM
      6. 8.1.6 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.6.1 上电复位 (POR) 电路
        2. 8.1.6.2 从单电源轨上电
        3. 8.1.6.3 从双电源轨上电
        4. 8.1.6.4 非单调或缓慢上电电源斜坡
      7. 8.1.7 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 开发支持
        1. 9.1.1.1 时钟树架构编程软件
        2. 9.1.1.2 德州仪器 (TI) 时钟和合成器 (TICS) Pro 软件
        3. 9.1.1.3 PLLatinum™ 仿真工具
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 术语表
    7. 9.7 静电放电警告
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.7.4 调优字历史记录

DPLL 域有一个调优字历史记录监控块用于确定进入保持模式时的初始输出频率精度。在保持模式下，基准时钟的稳定性（在 XO 输入端）决定了输出频率的长期稳定性和精度。根据 DPLL 工作模式，可以使用三个源之一来更新调优字：

  1. 锁定模式：锁定时使用数字环路滤波器的输出进行更新
  2. 保持模式：使用历史记录监控器的最终输出进行更新
  3. 自由运行模式：使用自由运行调优字寄存器（用户定义）进行更新

当历史记录监控器已启用且 DPLL 已锁定时，该器件计算基准输入频率的平均值的方法是：在 DPLLx_HIST_TIMER 确定的可编程平均时间 (TAVG) 内，使用数字环路滤波器的输出来累积历史记录。当有效基准输入变得无效时，会存储最终的调优字值以确定初始保持频率精度。通常，较长的 TAVG 时间将产生更准确的初始保持频率。

如果输入基准时钟发生故障并变为无效，但调优字在其中一个基准输入验证监控器指示故障状态之前继续更新，则可能损坏历史记录数据。为了避免这种情况，所有正在进行的累积都会被忽略，最近的历史记录数据也会被忽略。最近收集的平均数据将被丢弃，使得实际使用的历史记录大于 TAVG 但小于 2 × TAVG。

在器件硬复位或软复位后会立即清除调优字历史记录。DPLL 锁定到新基准后，历史记录监控器会等待第一个 TAVG 计时器到期，然后存储第一个调优字值，并开始累积历史记录。历史记录监控器在基准切换或保持模式退出期间不会清除先前的历史记录值。如果需要，可以通过切换历史记录使能位 (DPLLx_HIST_EN = 1 → 0 → 1) 来手动清除或复位历史记录。

GUID-69589977-225E-402C-9D4F-3770FB228111-low.svg图 7-19 调优字历史记录窗口

当不存在调优字历史记录时，将使用自由运行调优字值 (DPLLx_FREE_RUN)，并确定初始保持输出频率精度。