ZHCS218G July 2011 – February 2025 DRV8804
PRODUCTION DATA
当 DRV8804 的 nENBL 引脚被拉至逻辑低电平时漏极开路 FET 输出会启用。通过在逻辑低电平下启用器件，可以在高噪声环境中使用长数据线，而不会无意中在耦合噪声下启用器件。无论 nENBL 引脚的状态如何，器件仍将在 SDATIN / SDATOUT 线路和 SCLK 线路之间移动数据。
数据移至四条移位寄存器线路中的每条线路后，可以将 LATCH 引脚拉高以输出四个移位寄存器的状态。当 LATCH 被拉高后，四个移位寄存器的状态将变为逻辑与，与 nENBL 引脚的反向状态对应。如果 nENBL 引脚为逻辑低电平输入，而 LATCH 引脚为逻辑高电平，则该驱动器通道的漏极开路输出将打开。
如果器件检测到 VM 已降至 UVLO 阈值以下，则将立即进入禁用所有内部逻辑的状态。器件将保持禁用状态，直到 VM 上升到 UVLO 阈值以上且所有内部逻辑随后复位。在过流保护 (OCP) 事件期间，该器件会在一个 tRETRY 间隔内移除栅极驱动，并且 nFAULT 引脚驱动为低电平。如果激活了 RESET 或移除并重新应用 VM，则会立即清除故障。