ZHCS218G July   2011  – February 2025 DRV8804

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
    1. 5.1 引脚功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 电气特性
    5. 6.5 热性能信息
    6. 6.6 时序要求
    7. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 输出驱动器
      2. 7.3.2 串行接口运行
        1.       菊链运行方式
      3. 7.3.3 nENBL 和 RESET 操作
      4. 7.3.4 保护电路
        1. 7.3.4.1 过流保护 (OCP)
        2. 7.3.4.2 热关断 (TSD)
        3. 7.3.4.3 欠压锁定 (UVLO)
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 电机电压
        2. 8.2.2.2 驱动电流
      3. 8.2.3 应用曲线
    3.     电源相关建议
      1. 8.3.1 大容量电容
    4. 8.3 布局
      1. 8.3.1 布局指南
      2. 8.3.2 布局示例
      3. 8.3.3 散热注意事项
        1. 8.3.3.1 功率耗散
        2. 8.3.3.2 散热
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 社区资源
    3. 9.3 商标
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.6 时序要求

在自然通风条件下的工作温度范围内测得（除非另有说明）(1)
最小值标称值最大值单位
1tCYC时钟周期时间62ns
2tCLKH时钟高电平时间25ns
3tCLKL时钟低电平时间25ns
4tSU(SDATIN)设置时间，SDATIN 至 SCLK5ns
5tH(SDATIN)保持时间，SDATIN 至 SCLK1ns
6tD(SDATOUT)延迟时间，SCLK 至 SDATOUT，无外部上拉电阻，
COUT = 100pF		50100ns
7tW(LATCH)脉冲宽度，LATCH200ns
8tOE(ENABLE)使能时间，nENBL 到输出低电平60ns
9tD(LATCH)延迟时间，LATCH 到输出变化200ns
—tRESETRESET 脉冲宽度20µs
10tD(RESET)时钟之前的复位延迟20µs
11tSTARTUP时钟之前应用启动延迟 VM55µs
(1) 未经生产测试。
DRV8804 DRV8804 时序要求
最后一个 SCLK 上升沿和 LATCH 上升沿之间应存在 400ns 以上的延迟。这可以确保最后一个数据位正确移入器件。
图 6-1 DRV8804 时序要求