ZHCSKS2F April   2020  – June 2026 DRA821U , DRA821U-Q1

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
    1. 3.1 功能方框图
  5. 器件比较
    1. 4.1 相关产品
  6. 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1  ADC
        1. 5.3.1.1 MCU 域
      2. 5.3.2  DDRSS
        1. 5.3.2.1 MAIN 域
        2. 5.3.2.2 DDRSS 映射
      3. 5.3.3  GPIO
        1. 5.3.3.1 MAIN 域
        2. 5.3.3.2 WKUP 域
      4. 5.3.4  I2C
        1. 5.3.4.1 MAIN 域
        2. 5.3.4.2 MCU 域
        3. 5.3.4.3 WKUP 域
      5. 5.3.5  I3C
        1. 5.3.5.1 MAIN 域
        2. 5.3.5.2 MCU 域
      6. 5.3.6  MCAN
        1. 5.3.6.1 MAIN 域
        2. 5.3.6.2 MCU 域
      7. 5.3.7  MCSPI
        1. 5.3.7.1 MAIN 域
        2. 5.3.7.2 MCU 域
      8. 5.3.8  UART
        1. 5.3.8.1 MAIN 域
        2. 5.3.8.2 MCU 域
        3. 5.3.8.3 WKUP 域
      9. 5.3.9  MDIO
        1. 5.3.9.1 MCU 域
        2. 5.3.9.2 MAIN 域
      10. 5.3.10 CPSW2G
        1. 5.3.10.1 MCU 域
      11. 5.3.11 CPSW5G
        1. 5.3.11.1 MAIN 域
      12. 5.3.12 ECAP
        1. 5.3.12.1 MAIN 域
      13. 5.3.13 EQEP
        1. 5.3.13.1 MAIN 域
      14. 5.3.14 EPWM
        1. 5.3.14.1 MAIN 域
      15. 5.3.15 USB
        1. 5.3.15.1 MAIN 域
      16. 5.3.16 SERDES
        1. 5.3.16.1 MAIN 域
      17. 5.3.17 OSPI
        1. 5.3.17.1 MCU 域
      18. 5.3.18 Hyperbus
        1. 5.3.18.1 MCU 域
      19. 5.3.19 GPMC
        1. 5.3.19.1 MAIN 域
      20. 5.3.20 MMC
        1. 5.3.20.1 MAIN 域
      21. 5.3.21 CPTS
        1. 5.3.21.1 MAIN 域
        2. 5.3.21.2 MCU 域
      22. 5.3.22 MCASP
        1. 5.3.22.1 MAIN 域
      23. 5.3.23 DMTIMER
        1. 5.3.23.1 MAIN 域
        2. 5.3.23.2 MCU 域
      24. 5.3.24 仿真和调试
        1. 5.3.24.1 MAIN 域
      25. 5.3.25 系统和其他
        1. 5.3.25.1 启动模式配置
          1. 5.3.25.1.1 MAIN 域
          2. 5.3.25.1.2 MCU 域
        2. 5.3.25.2 时钟
          1. 5.3.25.2.1 MAIN 域
          2. 5.3.25.2.2 WKUP 域
        3. 5.3.25.3 系统
          1. 5.3.25.3.1 MAIN 域
          2. 5.3.25.3.2 WKUP 域
          3. 5.3.25.3.3 VMON
        4. 5.3.25.4 EFUSE
      26. 5.3.26 电源
    4. 5.4 引脚多路复用
    5. 5.5 未使用引脚的连接
  7. 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  上电小时数 (POH)
    5. 6.5  运行性能点
    6. 6.6  电气特性
      1. 6.6.1  I2C 开漏失效防护 (I2C OD FS) 电气特性
      2. 6.6.2  失效防护复位(FS 复位)电气特性
      3. 6.6.3  HFOSC 电气特性
      4. 6.6.4  eMMCPHY 电气特性
      5. 6.6.5  SDIO 电气特性
      6. 6.6.6  ADC12BT 电气特性
      7. 6.6.7  LVCMOS 电气特性
      8. 6.6.8  USB2PHY 电气特性
      9. 6.6.9  SERDES 电气特性
      10. 6.6.10 DDR 电气特性
    7. 6.7  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 OTP 电子保险丝编程的建议运行条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8  热阻特性
      1. 6.8.1 热阻特性
    9. 6.9  温度传感器特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源时序
        1. 6.10.2.1  电源压摆率要求
        2. 6.10.2.2  组合式 MCU 域和 Main 域上电时序
        3. 6.10.2.3  组合式 MCU 域和 Main 域下电时序 - 选项 1
        4. 6.10.2.4  组合式 MCU 域和 Main 域下电时序 - 选项 2
        5. 6.10.2.5  独立的 MCU 域和 Main 域上电时序
        6. 6.10.2.6  独立的 MCU 域和 Main 域下电时序 — 选项 1
        7. 6.10.2.7  独立的 MCU 域和 Main 域下电时序 — 选项 2
        8. 6.10.2.8  独立的 MCU 域和 Main 域,仅 MCU 时序的进入和退出
        9. 6.10.2.9  独立的 MCU 域和 Main 域,DDR 保持状态的进入和退出
        10. 6.10.2.10 独立的 MCU 域和 Main 域,GPIO 保持时序的进入和退出
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规格
        1. 6.10.4.1 输入时钟/振荡器
          1. 6.10.4.1.1 WKUP_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS 数字时钟源
          3. 6.10.4.1.3 辅助 OSC1 内部振荡器时钟源
            1. 6.10.4.1.3.1 负载电容
            2. 6.10.4.1.3.2 并联电容
          4. 6.10.4.1.4 辅助 OSC1 LVCMOS 数字时钟源
          5. 6.10.4.1.5 未使用辅助 OSC1
          6. 6.10.4.1.6 WKUP_LF_CLKIN 内部振荡器时钟源
          7. 6.10.4.1.7 未使用 WKUP_LF_CLKIN
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 建议的时钟和控制信号转换行为
        5. 6.10.4.5 接口时钟规范
          1. 6.10.4.5.1 接口时钟术语
          2. 6.10.4.5.2 接口时钟频率
      5. 6.10.5 外设
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK 时序要求
          2. 6.10.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.10.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.10.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G RMII 时序
            1. 6.10.5.2.1.1 RMII[x]_REFCLK 时序要求 — RMII 模式
            2. 6.10.5.2.1.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RXER 时序要求 — RMII 模式
            3. 6.10.5.2.1.3 RMII[x]_TXD[1:0] 和 RMII[x]_TXEN 开关特性 — RMII 模式
          2. 6.10.5.2.2 CPSW2G RGMII 时序
            1. 6.10.5.2.2.1 RGMII[x]_RCLK 时序要求 — RGMII 模式
            2. 6.10.5.2.2.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的时序要求 — RGMII 模式
            3. 6.10.5.2.2.3 RGMII[x]_TCLK 开关特性 — RGMII 模式
            4. 6.10.5.2.2.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TCTL 开关特性 — RGMII 模式
        3. 6.10.5.3  CPSW5G
          1. 6.10.5.3.1 CPSW5G MDIO 接口时序
          2. 6.10.5.3.2 CPSW5G RMII 时序
            1. 6.10.5.3.2.1 RMII[x]_REFCLK 时序要求 — RMII 模式
            2. 6.10.5.3.2.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RXER 时序要求 — RMII 模式
            3. 6.10.5.3.2.3 RMII[x]_TXD[1:0] 和 RMII[x]_TXEN 的开关特性 – RMII 模式
          3. 6.10.5.3.3 CPSW5G RGMII 时序
            1. 6.10.5.3.3.1 RGMII[x]_RCLK 时序要求 — RGMII 模式
            2. 6.10.5.3.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的时序要求 — RGMII 模式
            3. 6.10.5.3.3.3 RGMII[x]_TCLK 开关特性 — RGMII 模式
            4. 6.10.5.3.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TCTL 的开关特性 – RGMII 模式
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  ECAP
          1. 6.10.5.5.1 ECAP 的时序要求
          2. 6.10.5.5.2 ECAP 的开关特性
        6. 6.10.5.6  EPWM
          1. 6.10.5.6.1 EPWM 的时序要求
          2. 6.10.5.6.2 EPWM 的开关特性
        7. 6.10.5.7  EQEP
          1. 6.10.5.7.1 EQEP 的时序要求
          2. 6.10.5.7.2 EQEP 的开关特性
        8. 6.10.5.8  GPIO
        9. 6.10.5.9  GPMC
          1. 6.10.5.9.1 GPMC 和 NOR 闪存 - 同步模式
            1. 6.10.5.9.1.1 GPMC 和 NOR 闪存时序要求 - 同步模式
            2. 6.10.5.9.1.2 GPMC 和 NOR 闪存开关特性 — 同步模式
          2. 6.10.5.9.2 GPMC 和 NOR 闪存 - 异步模式
            1. 6.10.5.9.2.1 GPMC 和 NOR 闪存时序要求 – 异步模式
            2. 6.10.5.9.2.2 GPMC 和 NOR 闪存开关特性 – 异步模式
          3. 6.10.5.9.3 GPMC 和 NAND 闪存 - 异步模式
            1. 6.10.5.9.3.1 GPMC 和 NAND 闪存时序要求 – 异步模式
            2. 6.10.5.9.3.2 GPMC 和 NAND 闪存开关特性 – 异步模式
        10. 6.10.5.10 HyperBus
          1. 6.10.5.10.1 HyperBus 初始化的时序要求
          2. 6.10.5.10.2 HyperBus 166MHz 开关特性
          3. 6.10.5.10.3 HyperBus 100MHz 开关特性
        11. 6.10.5.11 I2C
        12. 6.10.5.12 I3C
        13. 6.10.5.13 MCAN
        14. 6.10.5.14 MCASP
          1. 6.10.5.14.1 MCASP 的时序要求
        15. 6.10.5.15 MCSPI
          1. 6.10.5.15.1 MCSPI - 控制器模式
          2. 6.10.5.15.2 MCSPI - 外设模式
        16. 6.10.5.16 eMMC/SD/SDIO
          1. 6.10.5.16.1 MMCSD0 - eMMC 接口
            1. 6.10.5.16.1.1 旧 SDR 模式
            2. 6.10.5.16.1.2 高速 SDR 模式
            3. 6.10.5.16.1.3 高速 DDR 模式
            4. 6.10.5.16.1.4 HS200 模式
            5. 6.10.5.16.1.5 HS400 模式
          2. 6.10.5.16.2 MMCSDi — MMCSD1 — SD/SDIO 接口
            1. 6.10.5.16.2.1 默认速度模式
            2. 6.10.5.16.2.2 高速模式
            3. 6.10.5.16.2.3 UHS-I SDR12 模式
            4. 6.10.5.16.2.4 UHS-I SDR25 模式
            5. 6.10.5.16.2.5 UHS-I SDR50 模式
            6. 6.10.5.16.2.6 UHS-I DDR50 模式
            7. 6.10.5.16.2.7 UHS-I SDR104 模式
        17. 6.10.5.17 NAVSS
          1. 6.10.5.17.1 CPTS 输入的时序要求
          2. 6.10.5.17.2 CPTS 输出的开关特性
        18. 6.10.5.18 OSPI
          1. 6.10.5.18.1 带数据训练的 OSPI
            1. 6.10.5.18.1.1 OSPI 开关特性 - 数据训练
          2. 6.10.5.18.2 无数据训练的 OSPI
            1. 6.10.5.18.2.1 OSPI 开关特性 - DDR 模式
            2. 6.10.5.18.2.2 OSPI 开关特性 - SDR 模式
            3. 6.10.5.18.2.3 OSPI 时序要求 - DDR 模式
            4. 6.10.5.18.2.4 OSPI 时序要求 - SDR 模式
        19. 6.10.5.19 PCIE
        20. 6.10.5.20 计时器
          1. 6.10.5.20.1 计时器的时序要求
          2. 6.10.5.20.2 计时器的开关特性
        21. 6.10.5.21 UART
          1. 6.10.5.21.1 UART 时序要求
          2. 6.10.5.21.2 UART 开关特性
        22. 6.10.5.22 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 调试跟踪
        2. 6.10.6.2 IEEE 1149.1 标准测试访问端口 (JTAG)
          1. 6.10.6.2.1 JTAG 电气数据和时序
            1. 6.10.6.2.1.1 IEEE 1149.1 JTAG 的时序要求
            2. 6.10.6.2.1.2 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  8. 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-A72
      2. 7.2.2 Arm Cortex-R5F
    3. 7.3 其他子系统
      1. 7.3.1 MSMC
      2. 7.3.2 NAVSS
        1. 7.3.2.1 NAVSS0
        2. 7.3.2.2 MCU_NAVSS
      3. 7.3.3 PDMA 控制器
      4. 7.3.4 外设
        1. 7.3.4.1  ADC
        2. 7.3.4.2  ATL
        3. 7.3.4.3  CPSW2G
        4. 7.3.4.4  CPSW5G
        5. 7.3.4.5  DCC
        6. 7.3.4.6  DDRSS
        7. 7.3.4.7  ECAP
        8. 7.3.4.8  EPWM
        9. 7.3.4.9  ELM
        10. 7.3.4.10 ESM
        11. 7.3.4.11 EQEP
        12. 7.3.4.12 GPIO
        13. 7.3.4.13 GPMC
        14. 7.3.4.14 Hyperbus
        15. 7.3.4.15 I2C
        16. 7.3.4.16 I3C
        17. 7.3.4.17 MCAN
        18. 7.3.4.18 MCASP
        19. 7.3.4.19 MCRC 控制器
        20. 7.3.4.20 MCSPI
        21. 7.3.4.21 MMC/SD
        22. 7.3.4.22 OSPI
        23. 7.3.4.23 PCIE
        24. 7.3.4.24 串行器/解串器
        25. 7.3.4.25 WWDT
        26. 7.3.4.26 计时器
        27. 7.3.4.27 UART
        28. 7.3.4.28 USB
  9. 应用、实施和布局
    1. 8.1 电源映射
    2. 8.2 器件连接和布局基本准则
      1. 8.2.1 电源去耦和大容量电容
        1. 8.2.1.1 配电网络实施指南
      2. 8.2.2 外部振荡器
      3. 8.2.3 JTAG 和 EMU
      4. 8.2.4 复位
      5. 8.2.5 未使用的引脚
      6. 8.2.6 JacintoTM 7 器件硬件设计指南
    3. 8.3 外设和接口的相关设计信息
      1. 8.3.1 LPDDR4 电路板设计和布局布线指南
      2. 8.3.2 OSPI 和 QSPI 电路板设计和布局指南
        1. 8.3.2.1 无环回和内部焊盘环回
        2. 8.3.2.2 外部电路板环回
        3. 8.3.2.3 DQS(仅适用于八路闪存器件)
      3. 8.3.3 USB VBUS 设计指南
      4. 8.3.4 系统电源监测设计指南
      5. 8.3.5 高速差分信号布线指南
      6. 8.3.6 散热解决方案指导
  10. 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALM|433
散热焊盘机械数据 (封装 | 引脚)
订购信息

绝对最大额定值

在自然通风条件下的工作温度范围内测得(除非另有说明)(1)(2)
参数 最小值 最大值 单位
VDD_CORE 主域内核电源 -0.3 1.05 V
VDD_MCU MCUSS 内核电源 -0.3 1.05 V
VDD_CPU CPU 内核电源 -0.3 1.05 V
VDD_MCU_WAKE1 用于 MCU 唤醒功能的内核电源 -0.3 1.05 V
VDD_WAKE0 MAIN 域唤醒功能的内核电源,包括所有“CANUART”IO。 -0.3 1.05 V
VDDA_0P8_DLL_MMC0 MMC0 DLL 模拟电源 -0.3 1.05 V
VDDAR_CORE 主域 RAM 电源 -0.3 1.05 V
VDDAR_MCU MCUSS RAM 电源 -0.3 1.05 V
VDDAR_CPU CPU RAM 电源 -0.3 1.05 V
VDDA_0P8_SERDES0 SERDES0 模拟电源低电平 -0.3 1.05 V
VDDA_0P8_SERDES0_C SERDES0 时钟电源 -0.3 1.05 V
VDDA_0P8_USB USB0 0.8V 模拟电源 -0.3 1.05 V
VDDA_0P8_PLL_DDR DDR PLL 模拟电源 -0.3 1.05 V
VDDA_1P8_USB USB0 1.8V 模拟电源 -0.3 2.2 V
VDDA_1P8_SERDES0 SERDES0 模拟电源高电平 -0.3 2.2 V
VDDA_3P3_USB USB0 3.3V 模拟电源 -0.3 3.8 V
VDDA_MCU_PLLGRP0 MCU PLL 组 0 的模拟电源 -0.3 2.2 V
VDDA_PLLGRP0 主 PLL 组 0 的模拟电源 -0.3 2.2 V
VDDA_PLLGRP4 主 PLL 组 4 的模拟电源 -0.3 2.2 V
VDDA_PLLGRP6 主 PLL 组 6 的模拟电源 -0.3 2.2 V
VDDA_PLLGRP8 主 PLL 组 8 的模拟电源 -0.3 2.2 V
VDDA_WKUP WKUP 域的振荡器电源 -0.3 2.2 V
VDDA_ADC_MCU ADC 模拟电源 -0.3 2.2 V
VDDA_MCU_TEMP MCU 域中温度传感器 0 的模拟电源 -0.3 2.2 V
VDDA_POR_WKUP WKUP 域模拟电源 -0.3 2.2 V
VDDA_TEMP0 温度传感器 0 的模拟电源 -0.3 2.2 V
VDDA_TEMP1 温度传感器 1 的模拟电源 -0.3 2.2 V
VDDS_DDR(10) DDR 接口电源 -0.3 1.2 V
VDDS_DDR_BIAS(10) LPDDR4 的偏置电源 -0.3 1.2 V
VDDS_DDR_C(10) DDR 存储器时钟位 (MCB) 宏的 IO 电源 -0.3 1.2 V
VDDS_MMC0 MMC0 IO 电源 -0.3 2.2 V
VDDA_OSC1 HFOSC1 电源 -0.3 2.2 V
VDDSHV0_MCU IO 电源 MCUSS 通用 IO 组,以及 MCU 和主域热复位引脚 -0.3 3.8 V
VDDSHV0 主域的通用 IO 电源 -0.3 3.8 V
VDDSHV1_MCU MCUSS IO 组 1 的 IO 电源 -0.3 3.8 V
VDDSHV2_MCU MCUSS IO 组 2 的 IO 电源 -0.3 3.8 V
VDDSHV2 主域 IO 组 2 的 IO 电源 -0.3 3.8 V
VDDSHV5 主域 IO 组 5 的 IO 电源 -0.3 3.8 V
VPP_CORE 内核电子保险丝域的电源电压范围 -0.3 1.89 V
VPP_MCU MCU 电子保险丝域的电源电压范围 -0.3 1.89 V
USB0_VBUS(9) USB VBUS 比较器输入的电压范围 -0.3 3.6 V
所有失效防护 IO 引脚的稳态最大电压 I2C0_SCL、I2C0_SDA、WKUP_I2C0_SCL、WKUP_I2C0_SDA、MCU_I2C0_SCL、MCU_I2C0_SDA、EXTINTn -0.3 3.8 V
MCU_PORz、PORz -0.3 3.8 V
VMON2_IR_VCPU -0.3 1.05 V
VMON3_IR_VEXT1P8、VMON4_IR_VEXT1P8、VMON1_ER_VSYS(8) -0.3 2.2 V
VMON5_IR_VEXT3P3 -0.3 3.8 V
所有其他 IO 引脚的稳态最大电压(3) 所有其他 IO 引脚 -0.3 IO 电源电压 + 0.3 V
IO 引脚的瞬态过冲和下冲规格 20% 的 IO 电源电压在信号周期的 20% 以内
(请参阅图 6-1IO 瞬态电压范围
0.2 × VDD(6) V
闩锁性能,II 级 (125°C)(4) 电流测试 -100 100 mA
过压 (OV) 测试 不适用 1.5 × VDD(7) V
TSTG(5) 贮存温度 -55 +150 °C
超出“绝对最大额定值”运行可能会对器件造成永久损坏。“绝对最大额定值”并不表示器件在这些条件下或在“建议运行条件”以外的任何其他条件下能够正常运行。如果超出节 6.3建议运行条件,但在绝对最大额定值范围内使用,器件可能不会完全正常运行,这可能影响器件的可靠性、功能和性能并缩短器件寿命。
除非另有说明,否则所有电压值均以其关联的 VSS 或 VSSA_x 为基准。
此参数适用于所有不具有失效防护功能的 IO 引脚,该要求适用于所有 IO 电源电压值。例如,如果施加到特定 IO 电源的电压为 0V,则由该电源供电的任何 IO 的有效输入电压范围将为 –0.3V 至 +0.3V。每当外设不是由用于为相应 IO 电源供电的相同电源供电时,都应特别注意。所连接的外设绝不能提供超出有效输入电压范围的电压(包括电源斜升和斜降序列),这一点很重要。
对于电流脉冲注入:
引脚应力符合 JEDEC JESD78E(II 级),并施加额定 I/O 引脚注入电流和钳位电压(最大推荐 I/O 电压的 1.5 倍和最大推荐 I/O 电压的负 0.5 倍)。
对于过压性能:
电源应力符合 JEDEC JESD78E(II 级)并施加额定电压注入。
对于卷带包装,贮存温度范围为 [–10°C;+50°C],最大相对湿度为 70%。TI 建议在使用前恢复到环境室温。
VDD 是 IO 相应电源引脚上的电压。
需要一个外部电阻分压器来创建 VMON 输入值,当 VSYS 电平达到最小允许阈值时,该值在 VTH = 0.45 时触发。建议使用至少为 10kΩ 的串联电阻 R2 (VMON_ER_VSYS = VSYS × R1 / (R1 + R2)) 来限制电流。
VMON1_ER_VSYS 引脚提供了一种监测系统电源的方法。更多信息,请参阅节 8.3.4系统电源监测设计指南”。
需要使用外部电阻分压器来限制施加到该器件引脚的电压。有关更多信息,请参阅 节 8.3.3 USB VBUS 设计指南
单个 1.1V 电源必须驱动所有三个 VDDS_DDR、VDDS_DDR_BIAS、VDDS_DDR_C 电源。

失效防护 IO 终端的设计使其不依赖于相应的 IO 电源电压。这样便可在相应 IO 电源关闭时,将外部电压源连接到这些 IO 终端。I2C0_SCL、I2C0_SDA、WKUP_I2C0_SCL、WKUP_I2C0_SDA、MCU_I2C0_SCL、MCU_I2C0_SDA、EXTINTn、MCU_PORz、PORz、VMON1_ER_VSYS、VMON2_IR_VCPU、VMON3_IR_VEXT1P8、VMON4_IR_VEXT1P8、VMON5_ER_VEXT3P3 是仅有的失效防护 IO 端子。所有其他 IO 终端都不具有失效防护功能,对其施加的电压应限制为节 6.1中的所有 IO 引脚的稳态最大电压参数定义的值。

DRA821U-Q1 DRA821U IO 瞬态电压范围
Tovershoot + Tundershoot < Tperiod 的 20%
图 6-1 IO 瞬态电压范围