ZHCSKS2F April   2020  – June 2026 DRA821U , DRA821U-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1  ADC
        1. 5.3.1.1 MCU 域
      2. 5.3.2  DDRSS
        1. 5.3.2.1 MAIN 域
        2. 5.3.2.2 DDRSS 映射
      3. 5.3.3  GPIO
        1. 5.3.3.1 MAIN 域
        2. 5.3.3.2 WKUP 域
      4. 5.3.4  I2C
        1. 5.3.4.1 MAIN 域
        2. 5.3.4.2 MCU 域
        3. 5.3.4.3 WKUP 域
      5. 5.3.5  I3C
        1. 5.3.5.1 MAIN 域
        2. 5.3.5.2 MCU 域
      6. 5.3.6  MCAN
        1. 5.3.6.1 MAIN 域
        2. 5.3.6.2 MCU 域
      7. 5.3.7  MCSPI
        1. 5.3.7.1 MAIN 域
        2. 5.3.7.2 MCU 域
      8. 5.3.8  UART
        1. 5.3.8.1 MAIN 域
        2. 5.3.8.2 MCU 域
        3. 5.3.8.3 WKUP 域
      9. 5.3.9  MDIO
        1. 5.3.9.1 MCU 域
        2. 5.3.9.2 MAIN 域
      10. 5.3.10 CPSW2G
        1. 5.3.10.1 MCU 域
      11. 5.3.11 CPSW5G
        1. 5.3.11.1 MAIN 域
      12. 5.3.12 ECAP
        1. 5.3.12.1 MAIN 域
      13. 5.3.13 EQEP
        1. 5.3.13.1 MAIN 域
      14. 5.3.14 EPWM
        1. 5.3.14.1 MAIN 域
      15. 5.3.15 USB
        1. 5.3.15.1 MAIN 域
      16. 5.3.16 SERDES
        1. 5.3.16.1 MAIN 域
      17. 5.3.17 OSPI
        1. 5.3.17.1 MCU 域
      18. 5.3.18 Hyperbus
        1. 5.3.18.1 MCU 域
      19. 5.3.19 GPMC
        1. 5.3.19.1 MAIN 域
      20. 5.3.20 MMC
        1. 5.3.20.1 MAIN 域
      21. 5.3.21 CPTS
        1. 5.3.21.1 MAIN 域
        2. 5.3.21.2 MCU 域
      22. 5.3.22 MCASP
        1. 5.3.22.1 MAIN 域
      23. 5.3.23 DMTIMER
        1. 5.3.23.1 MAIN 域
        2. 5.3.23.2 MCU 域
      24. 5.3.24 仿真和调试
        1. 5.3.24.1 MAIN 域
      25. 5.3.25 系统和其他
        1. 5.3.25.1 启动模式配置
          1. 5.3.25.1.1 MAIN 域
          2. 5.3.25.1.2 MCU 域
        2. 5.3.25.2 时钟
          1. 5.3.25.2.1 MAIN 域
          2. 5.3.25.2.2 WKUP 域
        3. 5.3.25.3 系统
          1. 5.3.25.3.1 MAIN 域
          2. 5.3.25.3.2 WKUP 域
          3. 5.3.25.3.3 VMON
        4. 5.3.25.4 EFUSE
      26. 5.3.26 电源
    4. 5.4 引脚多路复用
    5. 5.5 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  上电小时数 (POH)
    5. 6.5  运行性能点
    6. 6.6  电气特性
      1. 6.6.1  I2C 开漏失效防护 (I2C OD FS) 电气特性
      2. 6.6.2  失效防护复位（FS 复位）电气特性
      3. 6.6.3  HFOSC 电气特性
      4. 6.6.4  eMMCPHY 电气特性
      5. 6.6.5  SDIO 电气特性
      6. 6.6.6  ADC12BT 电气特性
      7. 6.6.7  LVCMOS 电气特性
      8. 6.6.8  USB2PHY 电气特性
      9. 6.6.9  SERDES 电气特性
      10. 6.6.10 DDR 电气特性
    7. 6.7  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 OTP 电子保险丝编程的建议运行条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8  热阻特性
      1. 6.8.1 热阻特性
    9. 6.9  温度传感器特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源时序
        1. 6.10.2.1  电源压摆率要求
        2. 6.10.2.2  组合式 MCU 域和 Main 域上电时序
        3. 6.10.2.3  组合式 MCU 域和 Main 域下电时序 - 选项 1
        4. 6.10.2.4  组合式 MCU 域和 Main 域下电时序 - 选项 2
        5. 6.10.2.5  独立的 MCU 域和 Main 域上电时序
        6. 6.10.2.6  独立的 MCU 域和 Main 域下电时序 — 选项 1
        7. 6.10.2.7  独立的 MCU 域和 Main 域下电时序 — 选项 2
        8. 6.10.2.8  独立的 MCU 域和 Main 域，仅 MCU 时序的进入和退出
        9. 6.10.2.9  独立的 MCU 域和 Main 域，DDR 保持状态的进入和退出
        10. 6.10.2.10 独立的 MCU 域和 Main 域，GPIO 保持时序的进入和退出
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规格
        1. 6.10.4.1 输入时钟/振荡器
          1. 6.10.4.1.1 WKUP_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS 数字时钟源
          3. 6.10.4.1.3 辅助 OSC1 内部振荡器时钟源
            1. 6.10.4.1.3.1 负载电容
            2. 6.10.4.1.3.2 并联电容
          4. 6.10.4.1.4 辅助 OSC1 LVCMOS 数字时钟源
          5. 6.10.4.1.5 未使用辅助 OSC1
          6. 6.10.4.1.6 WKUP_LF_CLKIN 内部振荡器时钟源
          7. 6.10.4.1.7 未使用 WKUP_LF_CLKIN
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 建议的时钟和控制信号转换行为
        5. 6.10.4.5 接口时钟规范
          1. 6.10.4.5.1 接口时钟术语
          2. 6.10.4.5.2 接口时钟频率
      5. 6.10.5 外设
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK 时序要求
          2. 6.10.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.10.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.10.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G RMII 时序
            1. 6.10.5.2.1.1 RMII[x]_REFCLK 时序要求 — RMII 模式
            2. 6.10.5.2.1.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RXER 时序要求 — RMII 模式
            3. 6.10.5.2.1.3 RMII[x]_TXD[1:0] 和 RMII[x]_TXEN 开关特性 — RMII 模式
          2. 6.10.5.2.2 CPSW2G RGMII 时序
            1. 6.10.5.2.2.1 RGMII[x]_RCLK 时序要求 — RGMII 模式
            2. 6.10.5.2.2.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的时序要求 — RGMII 模式
            3. 6.10.5.2.2.3 RGMII[x]_TCLK 开关特性 — RGMII 模式
            4. 6.10.5.2.2.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TCTL 开关特性 — RGMII 模式
        3. 6.10.5.3  CPSW5G
          1. 6.10.5.3.1 CPSW5G MDIO 接口时序
          2. 6.10.5.3.2 CPSW5G RMII 时序
            1. 6.10.5.3.2.1 RMII[x]_REFCLK 时序要求 — RMII 模式
            2. 6.10.5.3.2.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RXER 时序要求 — RMII 模式
            3. 6.10.5.3.2.3 RMII[x]_TXD[1:0] 和 RMII[x]_TXEN 的开关特性 – RMII 模式
          3. 6.10.5.3.3 CPSW5G RGMII 时序
            1. 6.10.5.3.3.1 RGMII[x]_RCLK 时序要求 — RGMII 模式
            2. 6.10.5.3.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的时序要求 — RGMII 模式
            3. 6.10.5.3.3.3 RGMII[x]_TCLK 开关特性 — RGMII 模式
            4. 6.10.5.3.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TCTL 的开关特性 – RGMII 模式
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  ECAP
          1. 6.10.5.5.1 ECAP 的时序要求
          2. 6.10.5.5.2 ECAP 的开关特性
        6. 6.10.5.6  EPWM
          1. 6.10.5.6.1 EPWM 的时序要求
          2. 6.10.5.6.2 EPWM 的开关特性
        7. 6.10.5.7  EQEP
          1. 6.10.5.7.1 EQEP 的时序要求
          2. 6.10.5.7.2 EQEP 的开关特性
        8. 6.10.5.8  GPIO
        9. 6.10.5.9  GPMC
          1. 6.10.5.9.1 GPMC 和 NOR 闪存 - 同步模式
            1. 6.10.5.9.1.1 GPMC 和 NOR 闪存时序要求 - 同步模式
            2. 6.10.5.9.1.2 GPMC 和 NOR 闪存开关特性 — 同步模式
          2. 6.10.5.9.2 GPMC 和 NOR 闪存 - 异步模式
            1. 6.10.5.9.2.1 GPMC 和 NOR 闪存时序要求 – 异步模式
            2. 6.10.5.9.2.2 GPMC 和 NOR 闪存开关特性 – 异步模式
          3. 6.10.5.9.3 GPMC 和 NAND 闪存 - 异步模式
            1. 6.10.5.9.3.1 GPMC 和 NAND 闪存时序要求 – 异步模式
            2. 6.10.5.9.3.2 GPMC 和 NAND 闪存开关特性 – 异步模式
        10. 6.10.5.10 HyperBus
          1. 6.10.5.10.1 HyperBus 初始化的时序要求
          2. 6.10.5.10.2 HyperBus 166MHz 开关特性
          3. 6.10.5.10.3 HyperBus 100MHz 开关特性
        11. 6.10.5.11 I2C
        12. 6.10.5.12 I3C
        13. 6.10.5.13 MCAN
        14. 6.10.5.14 MCASP
          1. 6.10.5.14.1 MCASP 的时序要求
        15. 6.10.5.15 MCSPI
          1. 6.10.5.15.1 MCSPI - 控制器模式
          2. 6.10.5.15.2 MCSPI - 外设模式
        16. 6.10.5.16 eMMC/SD/SDIO
          1. 6.10.5.16.1 MMCSD0 - eMMC 接口
            1. 6.10.5.16.1.1 旧 SDR 模式
            2. 6.10.5.16.1.2 高速 SDR 模式
            3. 6.10.5.16.1.3 高速 DDR 模式
            4. 6.10.5.16.1.4 HS200 模式
            5. 6.10.5.16.1.5 HS400 模式
          2. 6.10.5.16.2 MMCSDi — MMCSD1 — SD/SDIO 接口
            1. 6.10.5.16.2.1 默认速度模式
            2. 6.10.5.16.2.2 高速模式
            3. 6.10.5.16.2.3 UHS-I SDR12 模式
            4. 6.10.5.16.2.4 UHS-I SDR25 模式
            5. 6.10.5.16.2.5 UHS-I SDR50 模式
            6. 6.10.5.16.2.6 UHS-I DDR50 模式
            7. 6.10.5.16.2.7 UHS-I SDR104 模式
        17. 6.10.5.17 NAVSS
          1. 6.10.5.17.1 CPTS 输入的时序要求
          2. 6.10.5.17.2 CPTS 输出的开关特性
        18. 6.10.5.18 OSPI
          1. 6.10.5.18.1 带数据训练的 OSPI
            1. 6.10.5.18.1.1 OSPI 开关特性 - 数据训练
          2. 6.10.5.18.2 无数据训练的 OSPI
            1. 6.10.5.18.2.1 OSPI 开关特性 - DDR 模式
            2. 6.10.5.18.2.2 OSPI 开关特性 - SDR 模式
            3. 6.10.5.18.2.3 OSPI 时序要求 - DDR 模式
            4. 6.10.5.18.2.4 OSPI 时序要求 - SDR 模式
        19. 6.10.5.19 PCIE
        20. 6.10.5.20 计时器
          1. 6.10.5.20.1 计时器的时序要求
          2. 6.10.5.20.2 计时器的开关特性
        21. 6.10.5.21 UART
          1. 6.10.5.21.1 UART 时序要求
          2. 6.10.5.21.2 UART 开关特性
        22. 6.10.5.22 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 调试跟踪
        2. 6.10.6.2 IEEE 1149.1 标准测试访问端口 (JTAG)
          1. 6.10.6.2.1 JTAG 电气数据和时序
            1. 6.10.6.2.1.1 IEEE 1149.1 JTAG 的时序要求
            2. 6.10.6.2.1.2 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-A72
      2. 7.2.2 Arm Cortex-R5F
    3. 7.3 其他子系统
      1. 7.3.1 MSMC
      2. 7.3.2 NAVSS
        1. 7.3.2.1 NAVSS0
        2. 7.3.2.2 MCU_NAVSS
      3. 7.3.3 PDMA 控制器
      4. 7.3.4 外设
        1. 7.3.4.1  ADC
        2. 7.3.4.2  ATL
        3. 7.3.4.3  CPSW2G
        4. 7.3.4.4  CPSW5G
        5. 7.3.4.5  DCC
        6. 7.3.4.6  DDRSS
        7. 7.3.4.7  ECAP
        8. 7.3.4.8  EPWM
        9. 7.3.4.9  ELM
        10. 7.3.4.10 ESM
        11. 7.3.4.11 EQEP
        12. 7.3.4.12 GPIO
        13. 7.3.4.13 GPMC
        14. 7.3.4.14 Hyperbus
        15. 7.3.4.15 I2C
        16. 7.3.4.16 I3C
        17. 7.3.4.17 MCAN
        18. 7.3.4.18 MCASP
        19. 7.3.4.19 MCRC 控制器
        20. 7.3.4.20 MCSPI
        21. 7.3.4.21 MMC/SD
        22. 7.3.4.22 OSPI
        23. 7.3.4.23 PCIE
        24. 7.3.4.24 串行器/解串器
        25. 7.3.4.25 WWDT
        26. 7.3.4.26 计时器
        27. 7.3.4.27 UART
        28. 7.3.4.28 USB
  9. 8 应用、实施和布局
    1. 8.1 电源映射
    2. 8.2 器件连接和布局基本准则
      1. 8.2.1 电源去耦和大容量电容
        1. 8.2.1.1 配电网络实施指南
      2. 8.2.2 外部振荡器
      3. 8.2.3 JTAG 和 EMU
      4. 8.2.4 复位
      5. 8.2.5 未使用的引脚
      6. 8.2.6 JacintoTM 7 器件硬件设计指南
    3. 8.3 外设和接口的相关设计信息
      1. 8.3.1 LPDDR4 电路板设计和布局布线指南
      2. 8.3.2 OSPI 和 QSPI 电路板设计和布局指南
        1. 8.3.2.1 无环回和内部焊盘环回
        2. 8.3.2.2 外部电路板环回
        3. 8.3.2.3 DQS（仅适用于八路闪存器件）
      3. 8.3.3 USB VBUS 设计指南
      4. 8.3.4 系统电源监测设计指南
      5. 8.3.5 高速差分信号布线指南
      6. 8.3.6 散热解决方案指导
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALM|433
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.3.2.2 外部电路板环回

  • MCU_OSPI[x]_CLK 输出信号必须连接到闪存器件的 CLK 输引脚
  • MCU_OSPI[x]_LBCLKO 输出信号必须环回到 MCU_OSPI[x]_DQS 输入
  • 从 MCU_OSPI[x]_CLK 引脚到闪存器件 CLK 输入引脚（A 到 B）的信号传播延迟应约等于从 MCU_OPSI[x]_LBCLKO 引脚到 MCU_OSPI[x]_DQS 引脚的信号传播延迟的一半，即（C 到 D）/2。请参阅以下注意事项
  • 从 MCU_OSPI[x]_CLK 引脚到闪存器件 CLK 输入引脚（A 到 B）的信号传播延迟必须约等于闪存器件和 SoC 器件（E 到 F 或 F 到 E）之间控制和数据信号的信号传播延迟
  • 建议将 50Ω PCB 布线与串联端接一起使用，如图 8-3 所示
  • 传播延迟和匹配：
    • A 到 B = E 到 F =（C 到 D）/2
    • 匹配偏斜：< 60ps
注：

OSPI 电路板环回保持时间要求（在节 6.10.5.18“OSPI”中进行了介绍）大于典型闪存器件提供的保持时间。因此，可以缩短 MCU_OPSI[x]_LBCLKO 引脚到 MCU_OSPI[x]_DQS 引脚（C 到 D）的长度以进行补偿。

DRA821U-Q1 DRA821U OSPI 接口概要原理图
* 尽可能靠近 MCU_OSPI[x]_CLK 和 MCU_OSPI[x]_LBCLKO 引脚的 0Ω 电阻器 (R1) 是用于微调（如果需要）的占位元件。
图 8-3 OSPI 接口概要原理图