ZHCSUB0B January   2024  – December 2024 AWR2544

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
  6. 5 相关产品
  7. 6 引脚配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明 - 数字
    4. 6.4 信号说明 - 模拟
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 OTP 电子保险丝编程的建议运行条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
    7. 7.7  功耗摘要
    8. 7.8  射频规格
    9. 7.9  热阻特性
    10. 7.10 电源时序和复位时序
    11. 7.11 输入时钟和振荡器
      1. 7.11.1 时钟规格
    12. 7.12 外设信息
      1. 7.12.1 QSPI 闪存存储器外设
        1. 7.12.1.1 QSPI 时序条件
        2. 7.12.1.2 QSPI 时序要求 #GUID-C38B9713-DC57-4B3B-8AFF-A79AF70E5A5A/GUID-97D19708-D87E-443B-9ADF-1760CFEF6F4C #GUID-C38B9713-DC57-4B3B-8AFF-A79AF70E5A5A/GUID-0A61EEC9-2B95-4C27-B219-18D27C8F9430
        3. 7.12.1.3 QSPI 开关特性 #GUID-D1480E86-4079-4A44-A68A-26C2D9F4506B/T4362547-64 #GUID-D1480E86-4079-4A44-A68A-26C2D9F4506B/T4362547-65
      2. 7.12.2 多缓冲/标准串行外设接口 (MibSPI)
        1. 7.12.2.1 MibSPI 外设说明
        2. 7.12.2.2 MibSPI 发送和接收 RAM 组织结构
          1. 7.12.2.2.1 SPI 时序条件
          2. 7.12.2.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-3DD8619F-41DB-47CF-9AF7-5916CFF97E61/T4362547-236 #GUID-3DD8619F-41DB-47CF-9AF7-5916CFF97E61/T4362547-237 #GUID-3DD8619F-41DB-47CF-9AF7-5916CFF97E61/T4362547-238
          3. 7.12.2.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-220CE6B8-D17E-48AF-BF69-AAEC97D55C95/T4362547-244 #GUID-220CE6B8-D17E-48AF-BF69-AAEC97D55C95/T4362547-245 #GUID-220CE6B8-D17E-48AF-BF69-AAEC97D55C95/T4362547-246
        3. 7.12.2.3 SPI 外设模式 I/O 时序
          1. 7.12.2.3.1 SPI 外设模式开关参数（SPICLK = 输入、SPISIMO = 输入和 SPISOMI = 输出） #GUID-BF2B230C-8F03-4C6A-A240-6DFD0CEC87C8/T4362547-70 #GUID-BF2B230C-8F03-4C6A-A240-6DFD0CEC87C8/T4362547-71 #GUID-BF2B230C-8F03-4C6A-A240-6DFD0CEC87C8/T4362547-73
      3. 7.12.3 以太网交换机 (RGMII/RMII/MII) 外设
        1. 7.12.3.1  RGMII/RMII/MII 时序条件
        2. 7.12.3.2  RGMII 发送时钟开关特性
        3. 7.12.3.3  RGMII 发送数据和控制开关特性
        4. 7.12.3.4  RGMII 接收时钟时序要求
        5. 7.12.3.5  RGMII RX 和 TX 时序图
        6. 7.12.3.6  RGMII 接收数据和控制时序要求
        7. 7.12.3.7  RMII 发送时钟开关特性
        8. 7.12.3.8  RMII 发送数据和控制开关特性
        9. 7.12.3.9  RMII 接收时钟时序要求
        10. 7.12.3.10 RMII 接收数据和控制时序要求
        11. 7.12.3.11 MII 发送开关特性
        12. 7.12.3.12 MII 接收时钟时序要求
        13. 7.12.3.13 MII 接收时序要求
        14. 7.12.3.14 MII 发送时钟时序要求
        15. 7.12.3.15 MDIO 接口时序
      4. 7.12.4 LVDS 仪表和测量外设
        1. 7.12.4.1 LVDS 接口配置
        2. 7.12.4.2 LVDS 接口时序
      5. 7.12.5 UART 外设
        1. 7.12.5.1 SCI 时序要求
      6. 7.12.6 内部集成电路接口 (I2C)
        1. 7.12.6.1 I2C 时序要求 #GUID-5F6D5D17-1161-44B3-ABD1-283215937B93/T4362547-185
      7. 7.12.7 增强型脉宽调制器 (ePWM)
      8. 7.12.8 通用输入/输出
        1. 7.12.8.1 输出时序的开关特性和负载电容间的关系 (CL) #GUID-918A19D2-41ED-481C-96AE-E1C69B8B3446/T4362547-45 #GUID-918A19D2-41ED-481C-96AE-E1C69B8B3446/T4362547-50
    13. 7.13 仿真和调试
      1. 7.13.1 仿真和调试说明
      2. 7.13.2 JTAG 接口
        1. 7.13.2.1 IEEE 1149.1 JTAG 的时序要求
        2. 7.13.2.2 IEEE 1149.1 JTAG 的开关特性
      3. 7.13.3 ETM 跟踪接口
        1. 7.13.3.1 ETM 跟踪时序要求
        2. 7.13.3.2 ETM 跟踪开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1 射频 (RF) 和模拟子系统
        1. 8.3.1.1 射频时钟子系统
        2. 8.3.1.2 发送子系统
        3. 8.3.1.3 接收子系统
      2. 8.3.2 处理器子系统
      3. 8.3.3 汽车接口
    4. 8.4 其他子系统
      1. 8.4.1 硬件加速器子系统
      2. 8.4.2 安全性 – 硬件安全模块
      3. 8.4.3 用于用户应用的 ADC 通道（服务）
  10. 9 监控和诊断
    1. 9.1 监测和诊断机制
  11. 10应用、实现和布局
    1. 10.1 应用信息
    2. 10.2 短距离和中距离雷达
    3. 10.3 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件支持
    2. 11.2 器件命名规则
    3. 11.3 工具与软件
    4. 11.4 文档支持
    5. 11.5 支持资源
    6. 11.6 商标
    7. 11.7 静电放电警告
    8. 11.8 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • AMQ|248
散热焊盘机械数据 (封装 | 引脚)
订购信息
7.12.2.3.1 SPI 外设模式开关参数（SPICLK = 输入、SPISIMO = 输入
和 SPISOMI = 输出）(1)(2)(3)
参数(5)

说明

最小值典型值最大值单位
tc(SPC)SSPICLK 周期时间(4)20ns
tw(SPCH)SSPICLK 高电平的脉冲持续时间（时钟极性 = 0）8ns
tw(SPCL)S脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1）8
tw(SPCL)S脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0）8ns
tw(SPCH)S脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1）8
td(SPCH-SOMI)S延迟时间，SPICLK 高电平之后 SPISOMI 有效的时间（时钟极性 = 0）10ns
td(SPCL-SOMI)S延迟时间，SPICLK 低电平之后 SPISOMI 有效的时间（时钟极性 = 1）10
th(SPCH-SOMI)S保持时间，SPICLK 高电平之后 SPISOMI 数据有效的时间（时钟极性 = 0）2ns
th(SPCL-SOMI)S保持时间，SPICLK 低电平之后 SPISOMI 数据有效的时间（时钟极性 = 1）2
td(SPCH-SOMI)S在 SPICLK 高电平之后 SPISOMI 有效的延迟时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）14ns
td(SPCL-SOMI)S在 SPICLK 低电平之后 SPISOMI 有效的延迟时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）14
th(SPCH-SOMI)S在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）2ns
th(SPCL-SOMI)S在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）2
tsu(SIMO-SPCL)S在 SPICLK 低电平之前 SPISIMO 的建立时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）2.1ns
tsu(SIMO-SPCH)S在 SPICLK 高电平之前的 SPISIMO 建立时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）2.1
th(SPCL-SIMO)S在 SPICLK 低电平之后 SPISIMO 数据有效的保持时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）1ns
th(SPCL-SIMO)S在 SPICLK 高电平之后 SPISIMO 数据有效的保持时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）1
(1) 控制器位 (SPIGCRx.0) 被清零（其中 x = 0 或 1）。
(2) 对于时钟相位 = 0 或时钟相位 = 1，分别清除或设置时钟相位的位 (SPIFMTx.16)。
(3) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅器件技术参考手册。
(4) 当 SPI 处于外设模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)S ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)S = 2tc(MSS_VCLK) ≥ 25ns。
(5) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
AWR2544 SPI 外设模式外部时序（时钟相位 = 0）图 7-10 SPI 外设模式外部时序（时钟相位 = 0）
AWR2544 SPI 外设模式外部时序（时钟相位 = 1）图 7-11 SPI 外设模式外部时序（时钟相位 = 1）