ZHCSFO6B November   2016  – May 2026 ADS8900B , ADS8902B , ADS8904B

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 LDO 模块
      2. 6.3.2 基准缓冲器模块
      3. 6.3.3 转换器模块
        1. 6.3.3.1 采样保持电路
        2. 6.3.3.2 内部振荡器
        3. 6.3.3.3 ADC 传递函数
      4. 6.3.4 接口模块
    4. 6.4 器件功能模式
      1. 6.4.1 RST 状态
      2. 6.4.2 ACQ 状态
      3. 6.4.3 CNV 状态
    5. 6.5 编程
      1. 6.5.1 输出数据字
      2. 6.5.2 数据传输帧
      3. 6.5.3 交错式转换周期和数据传输帧
      4. 6.5.4 数据传输协议
        1. 6.5.4.1 配置器件的协议
        2. 6.5.4.2 从器件读取数据时使用的协议
          1. 6.5.4.2.1 传统 SPI 兼容 (SYS-xy-S) 协议
          2. 6.5.4.2.2 具有总线宽度选项的 SPI 兼容协议
          3. 6.5.4.2.3 源同步 (SRC) 协议
            1. 6.5.4.2.3.1 采用 SRC 协议的输出时钟源选项
            2. 6.5.4.2.3.2 采用 SRC 协议的总线宽度选项
            3. 6.5.4.2.3.3 采用 SRC 协议的输出数据速率选项
      5. 6.5.5 器件设置
        1. 6.5.5.1 单个器件：所有 multiSPI 选项
        2. 6.5.5.2 单个器件：标准 SPI 接口的最小引脚数
        3. 6.5.5.3 多个器件：菊花链拓扑
        4. 6.5.5.4 多个器件：星型拓扑
  8. 7 寄存器映射
    1. 7.1 器件配置和寄存器映射
      1. 7.1.1 PD_CNTL 寄存器（地址 = 04h）[复位 = 00h]
      2. 7.1.2 SDI_CNTL 寄存器（地址 = 008h）[复位 = 00h]
      3. 7.1.3 SDO_CNTL 寄存器（地址 = 0Ch）[复位 = 00h]
      4. 7.1.4 DATA_CNTL 寄存器（地址 = 010h）[复位 = 00h]
      5. 7.1.5 PATN_LSB 寄存器（地址 = 014h）[复位 = 00h]
      6. 7.1.6 PATN_MID 寄存器（地址 = 015h）[复位 = 00h]
      7. 7.1.7 PATN_MSB 寄存器（地址 = 016h）[复位 = 00h]
      8. 7.1.8 OFST_CAL 寄存器（地址 = 020h）[复位 = 00h]
      9. 7.1.9 REF_MRG 寄存器（地址 = 030h）[复位 = 00h]
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 ADC 基准驱动器
      2. 8.1.2 ADC 输入驱动器
        1. 8.1.2.1 电荷反冲滤波器
        2. 8.1.2.2 输入放大器选型
    2. 8.2 典型应用
      1. 8.2.1 使用差分输入实现超低失真和噪声性能的数据采集 (DAQ) 电路
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 具有 FDA 输入驱动器和单端或差分输入的 DAQ 电路
      3. 8.2.3 设计要求
      4. 8.2.4 详细设计过程
      5. 8.2.5 应用曲线
  10. 9 电源相关建议
  11. 10布局
    1. 10.1 布局指南
      1. 10.1.1 信号路径
      2. 10.1.2 接地和 PCB 堆叠
      3. 10.1.3 电源去耦
      4. 10.1.4 基准解耦
      5. 10.1.5 差分 输入去耦
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

最小值典型值最大值单位时序图
转换周期
fcycle采样频率ADS8900B 1000kHz图 5-1
ADS8902B 500
ADS8904B 250
tcycleADC 周期时长ADS8900B 1µs
ADS8902B 2
ADS8904B 4
twh_CONVST脉冲持续时间：CONVST 高电平30ns
twl_CONVST脉冲持续时间：CONVST 低电平30ns
tacq采集时间300ns
tqt_acq静默采集时间30ns图 6-15，请参阅节 6.5.4
td_cnvcap静默孔径时间20ns
异步复位及低功耗模式
twl_RST脉冲持续时间：RST 为低电平100ns图 5-2
SPI 兼容串行接口
fCLK串行时钟频率2.35V ≤ DVDD ≤ 5.5V，
TA =–40°C 至 +125°C，
VIH > 0.7 DVDD，VIL < 0.3 DVDD		70MHz图 5-3
1.65V ≤ DVDD < 2.35V，
TA = –40°C 至 +125°C，
VIH > 0.8 DVDD，VIL < 0.2 DVDD		20
1.65V ≤ DVDD < 2.35V，
TA = 0°C 至 +60°C，
VIH > 0.8 DVDD，VIL < 0.2 DVDD		57
1.65V ≤ DVDD < 2.35V，
TA = –40°C 至 +125°C，
VIH > 0.9 DVDD，VIL < 0.1 DVDD		68
tCLK串行时钟时间周期1/fCLKns图 5-3
tph_CKSCLK 高电平时间0.450.55tCLK图 5-3
tpl_CKSCLK 低电平时间0.450.55tCLK
tsu_CSCK建立时间：CS 下降至第一个 SCLK 捕捉升沿12ns
tsu_CKDI建立时间：SDI 数据对 SCLK 捕捉沿有效1.5ns
tht_CKDI保持时间：SCLK 捕捉边沿至 SDI 上的（前一个）数据有效1ns
tht_CKCS延迟时间：最后一个 SCLK 下降到 CS 上升7ns
源同步串行接口（外部时钟）(1)
fCLK串行时钟频率SDR (DATA_RATE = 0b)，
2.35V ≤ DVDD ≤ 5.5V		70MHz图 5-4，请参阅节 6.5.4
DDR (DATA_RATE = 1b)，
2.35V ≤ DVDD ≤ 5.5V		35
tCLK串行时钟时间周期1/fCLKns
(1) 当 DVDD < 2.35V 时，不建议使用外部时钟选项。请参阅表 6-9。