ZHCSFO6B November   2016  – May 2026 ADS8900B , ADS8902B , ADS8904B

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 LDO 模块
      2. 6.3.2 基准缓冲器模块
      3. 6.3.3 转换器模块
        1. 6.3.3.1 采样保持电路
        2. 6.3.3.2 内部振荡器
        3. 6.3.3.3 ADC 传递函数
      4. 6.3.4 接口模块
    4. 6.4 器件功能模式
      1. 6.4.1 RST 状态
      2. 6.4.2 ACQ 状态
      3. 6.4.3 CNV 状态
    5. 6.5 编程
      1. 6.5.1 输出数据字
      2. 6.5.2 数据传输帧
      3. 6.5.3 交错式转换周期和数据传输帧
      4. 6.5.4 数据传输协议
        1. 6.5.4.1 配置器件的协议
        2. 6.5.4.2 从器件读取数据时使用的协议
          1. 6.5.4.2.1 传统 SPI 兼容 (SYS-xy-S) 协议
          2. 6.5.4.2.2 具有总线宽度选项的 SPI 兼容协议
          3. 6.5.4.2.3 源同步 (SRC) 协议
            1. 6.5.4.2.3.1 采用 SRC 协议的输出时钟源选项
            2. 6.5.4.2.3.2 采用 SRC 协议的总线宽度选项
            3. 6.5.4.2.3.3 采用 SRC 协议的输出数据速率选项
      5. 6.5.5 器件设置
        1. 6.5.5.1 单个器件：所有 multiSPI 选项
        2. 6.5.5.2 单个器件：标准 SPI 接口的最小引脚数
        3. 6.5.5.3 多个器件：菊花链拓扑
        4. 6.5.5.4 多个器件：星型拓扑
  8. 7 寄存器映射
    1. 7.1 器件配置和寄存器映射
      1. 7.1.1 PD_CNTL 寄存器（地址 = 04h）[复位 = 00h]
      2. 7.1.2 SDI_CNTL 寄存器（地址 = 008h）[复位 = 00h]
      3. 7.1.3 SDO_CNTL 寄存器（地址 = 0Ch）[复位 = 00h]
      4. 7.1.4 DATA_CNTL 寄存器（地址 = 010h）[复位 = 00h]
      5. 7.1.5 PATN_LSB 寄存器（地址 = 014h）[复位 = 00h]
      6. 7.1.6 PATN_MID 寄存器（地址 = 015h）[复位 = 00h]
      7. 7.1.7 PATN_MSB 寄存器（地址 = 016h）[复位 = 00h]
      8. 7.1.8 OFST_CAL 寄存器（地址 = 020h）[复位 = 00h]
      9. 7.1.9 REF_MRG 寄存器（地址 = 030h）[复位 = 00h]
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 ADC 基准驱动器
      2. 8.1.2 ADC 输入驱动器
        1. 8.1.2.1 电荷反冲滤波器
        2. 8.1.2.2 输入放大器选型
    2. 8.2 典型应用
      1. 8.2.1 使用差分输入实现超低失真和噪声性能的数据采集 (DAQ) 电路
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 具有 FDA 输入驱动器和单端或差分输入的 DAQ 电路
      3. 8.2.3 设计要求
      4. 8.2.4 详细设计过程
      5. 8.2.5 应用曲线
  10. 9 电源相关建议
  11. 10布局
    1. 10.1 布局指南
      1. 10.1.1 信号路径
      2. 10.1.2 接地和 PCB 堆叠
      3. 10.1.3 电源去耦
      4. 10.1.4 基准解耦
      5. 10.1.5 差分 输入去耦
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5.3 交错式转换周期和数据传输帧

主机控制器通过交错执行转换周期和数据传输帧，来以所需的吞吐量运行器件。

器件的周期时间 tcycle 是主机控制器提供的两个连续 CONVST 上升沿之间的时间差。器件的响应时间 tresp 是主机控制器启动转换 C 和主机控制器接收转换 C 的完整结果之间的时间差。

图 6-15 显示了三个转换循环：C、C + 1 和 C + 2。转换 C 由 CONVST 上升沿在 t = 0 时间启动，转换结果可在 tconv 用于数据传输。但是，此结果仅在后续 CS 下降沿加载到 ODR 中。该 CS 下降沿必须在转换 C + 1 完成之前（即在 tcycle + tconv 之前）提供。

为达到额定性能规范，主机控制器必须确保在静默采集时间 (tqt_acq) 和静默孔径时间 (td_cnvcap) 内不会切换数字信号。td_cnvcap 期间的任何噪声都会对正在进行的转换的结果产生负面影响，而 tqt_acq 期间的任何噪声都可能会对后续转换的结果产生负面影响。

ADS8900B ADS8902B ADS8904B 数据传输区域图 6-15 数据传输区域

这种架构允许两个不同的区域（区域 1 和区域 2）为每次转换传输数据。用于转换 C 的区域 1 和区域 2在表 6-3 中定义。

表 6-3 数据传输区域时序
区域开始时间结束时间
转换 C 的区域 1ADS8900B ADS8902B ADS8904B ADS8900B ADS8902B ADS8904B
转换 C 的区域 2ADS8900B ADS8902B ADS8904B ADS8900B ADS8902B ADS8904B

响应时间包括转换时间和数据传输时间，因此是所选数据传输区域的函数。

图 6-16 和图 6-17 分别展示了区域 1 和区域 2 中三个转换周期（C、C + 1 和 C + 2）与三个数据传输帧（F、F + 1 和 F + 2）的交织。

ADS8900B ADS8902B ADS8904B 区域 1 数据传输图 6-16 区域 1 数据传输
ADS8900B ADS8902B ADS8904B 区域 2 数据传输图 6-17 区域 2 数据传输

要实现周期时间 tcycle，区域 1 中的读取时间需由方程式 5 指定：

方程式 5. ADS8900B ADS8902B ADS8904B

对于最优数据传输帧，方程式 5 产生的 SCLK 频率由方程式 6 指定：

方程式 6. ADS8900B ADS8902B ADS8904B

然后，区域 1 数据传输实现由方程式 7 定义的响应时间：

方程式 7. ADS8900B ADS8902B ADS8904B

在较低的 SCLK 速度下，tread-Z1 会增加，从而导致响应速度变慢和周期时间变长。

要实现相同周期时间 tcycle，区域 2 中的读取时间由方程式 8 指定：

方程式 8. ADS8900B ADS8902B ADS8904B

对于最优数据传输帧，方程式 8 产生的 SCLK 频率由方程式 9 指定：

方程式 9. ADS8900B ADS8902B ADS8904B

然后，区域 2 数据传输实现由方程式 10 定义的响应时间：

方程式 10. ADS8900B ADS8902B ADS8904B

tread-Z2 的任何增加都会增加响应时间，并可能增加周期时间。

对于给定周期时间，区域 1 数据传输显然可以实现更快的响应时间，但也需要更高的 SCLK 速度（如方程式 5、方程式 6 和方程式 7 中所示），而区域 2 数据传输显然需要较低的 SCLK 速度，同时具有较慢的响应时间（如方程式 8、方程式 9 和方程式 10 中所示）。

注：

数据传输帧可以从区域 1 开始，然后扩展到区域 2；但是，主机控制器必须确保在 tqt_acq 和 td_cnvcap 时间间隔内不会发生数字转换。

注：

对于使用 ADC 时钟主协议 (SDO_MODE[1:0] = 11b) 的区域 2 中的
数据传输操作，该器件仅支持外部时钟回声选项
(SSYNC_CLK_SEL[1:0] = 00b)；请参阅表 6-9。