ZHCSFO6B November   2016  – May 2026 ADS8900B , ADS8902B , ADS8904B

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 LDO 模块
      2. 6.3.2 基准缓冲器模块
      3. 6.3.3 转换器模块
        1. 6.3.3.1 采样保持电路
        2. 6.3.3.2 内部振荡器
        3. 6.3.3.3 ADC 传递函数
      4. 6.3.4 接口模块
    4. 6.4 器件功能模式
      1. 6.4.1 RST 状态
      2. 6.4.2 ACQ 状态
      3. 6.4.3 CNV 状态
    5. 6.5 编程
      1. 6.5.1 输出数据字
      2. 6.5.2 数据传输帧
      3. 6.5.3 交错式转换周期和数据传输帧
      4. 6.5.4 数据传输协议
        1. 6.5.4.1 配置器件的协议
        2. 6.5.4.2 从器件读取数据时使用的协议
          1. 6.5.4.2.1 传统 SPI 兼容 (SYS-xy-S) 协议
          2. 6.5.4.2.2 具有总线宽度选项的 SPI 兼容协议
          3. 6.5.4.2.3 源同步 (SRC) 协议
            1. 6.5.4.2.3.1 采用 SRC 协议的输出时钟源选项
            2. 6.5.4.2.3.2 采用 SRC 协议的总线宽度选项
            3. 6.5.4.2.3.3 采用 SRC 协议的输出数据速率选项
      5. 6.5.5 器件设置
        1. 6.5.5.1 单个器件：所有 multiSPI 选项
        2. 6.5.5.2 单个器件：标准 SPI 接口的最小引脚数
        3. 6.5.5.3 多个器件：菊花链拓扑
        4. 6.5.5.4 多个器件：星型拓扑
  8. 7 寄存器映射
    1. 7.1 器件配置和寄存器映射
      1. 7.1.1 PD_CNTL 寄存器（地址 = 04h）[复位 = 00h]
      2. 7.1.2 SDI_CNTL 寄存器（地址 = 008h）[复位 = 00h]
      3. 7.1.3 SDO_CNTL 寄存器（地址 = 0Ch）[复位 = 00h]
      4. 7.1.4 DATA_CNTL 寄存器（地址 = 010h）[复位 = 00h]
      5. 7.1.5 PATN_LSB 寄存器（地址 = 014h）[复位 = 00h]
      6. 7.1.6 PATN_MID 寄存器（地址 = 015h）[复位 = 00h]
      7. 7.1.7 PATN_MSB 寄存器（地址 = 016h）[复位 = 00h]
      8. 7.1.8 OFST_CAL 寄存器（地址 = 020h）[复位 = 00h]
      9. 7.1.9 REF_MRG 寄存器（地址 = 030h）[复位 = 00h]
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 ADC 基准驱动器
      2. 8.1.2 ADC 输入驱动器
        1. 8.1.2.1 电荷反冲滤波器
        2. 8.1.2.2 输入放大器选型
    2. 8.2 典型应用
      1. 8.2.1 使用差分输入实现超低失真和噪声性能的数据采集 (DAQ) 电路
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 具有 FDA 输入驱动器和单端或差分输入的 DAQ 电路
      3. 8.2.3 设计要求
      4. 8.2.4 详细设计过程
      5. 8.2.5 应用曲线
  10. 9 电源相关建议
  11. 10布局
    1. 10.1 布局指南
      1. 10.1.1 信号路径
      2. 10.1.2 接地和 PCB 堆叠
      3. 10.1.3 电源去耦
      4. 10.1.4 基准解耦
      5. 10.1.5 差分 输入去耦
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5.4 数据传输协议

该器件系列具有 multiSPI 数字接口，允许主机控制器以较慢的 SCLK 速度运行，同时仍能达到所需的吞吐量和响应时间。multiSPI 数字接口模块提供三个选项来降低数据传输所需的 SCLK 速度：

  • 增大输出数据总线的宽度。
  • 启用双倍数据速率 (DDR) 传输。
  • 扩展数据传输窗口，如图 6-17 所示。

这三个选项可以结合使用，以进一步降低 SCLK 速度。

限制系统中最大 SCLK 频率的因素有多种。

图 6-18 显示了典型串行通信中主机控制器和器件之间在通信通道内的延迟。

ADS8900B ADS8902B ADS8904B 串行通信延迟图 6-18 串行通信延迟

例如，如果 tpcb_CK 和 tpcb_SDO 是印刷电路板 (PCB) 布线针对串行时钟和 SDO 信号引入的延迟，td_CKDO 是器件的时钟到数据延迟，td_ISO 是数字隔离器引入的传播延迟，tsu_h 是主机控制器的建立时间规格，则路径中的总延迟由方程式 11 指定：

方程式 11. ADS8900B ADS8902B ADS8904B

在标准 SPI 协议中，主机控制器和器件在备用 SCLK 边沿启动和捕获数据位。因此，td_Total_serial 延迟必须始终小于 SCLK 持续时间的一半。方程式 12 显示了 SPI 协议支持的最快时钟：

方程式 12. ADS8900B ADS8902B ADS8904B

如果 td_total_serial 延迟的值较大，则会限制 SPI 协议的最大 SCLK 速度，从而导致读取和响应时间增加，并可能限制吞吐量。

图 6-19 显示了捕获路径（主机控制器内部）中引入的延迟 (td_delcap)。

ADS8900B ADS8902B ADS8904B 延迟捕获图 6-19 延迟捕获

路径中的总延迟修改为方程式 13：

方程式 13. ADS8900B ADS8902B ADS8904B

这种总延迟降低允许 SPI 协议以更高时钟速度运行。

multiSPI 数字接口模块提供两个额外选项来消除对 SCLK 速度的限制：

  • 早期数据启动 (EDL) 运行模式

    在 EDL 模式下，与标准 SPI 协议相比，器件提前半个时钟在 SDO-x 引脚（或多个引脚）上启动输出数据。因此，方程式 12 修改为方程式 14：

    方程式 14. ADS8900B ADS8902B ADS8904B

    总延迟的降低使串行接口能够以更高时钟速度工作。

  • ADC 时钟主器件（源同步）运行模式

    如图 6-20 中所示，在 ADC 时钟主模式下，器件可提供同步输出时钟（在 RVS 引脚上）以及输出数据（在 SDO-x 引脚上）。

    ADS8900B ADS8902B ADS8904B ADC 时钟主器件（源同步）模式下的延迟图 6-20 ADC 时钟主器件（源同步）模式下的延迟

    对于可以忽略不计的 toff_STRDO 值，源同步数据传输路径中的总延迟由方程式 15 指定：

    方程式 15. ADS8900B ADS8902B ADS8904B

    如方程式 11 和方程式 15 之间差异所示，ADC 时钟主模式或源同步模式完全消除了隔离器延迟 (td_ISO) 和时钟到数据延迟 (td_CKDO) 的影响，这些延迟通常是整体延迟计算的最大影响因素。

    此外，tpcb_RVS 和 tpcb_SDO 的实际值也无关紧要。在大多数情况下，通过在 PCB 上将 RVS 和 SDO 线路布线在一起，可以尽可能减少 td_total_srcsync 延迟。因此，ADC 时钟主模式能够使主机控制器和器件之间的数据传输以更高的 SCLK 速度进行。