ZHDS251C October   2008  – May 2026 ADS61B29 , ADS61B49

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1. 4.1 引脚配置和功能（LVDS 模式）— ADS61B49 和 ADS61B29
    2. 4.2 引脚配置和功能（CMOS 模式）— ADS61B49 和 ADS61B29
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  建议运行条件
    3. 5.3  电气特性 — ADS61B49 和 ADS61B29
    4. 5.4  电气特性 — ADS61B49 和 ADS61B29
    5. 5.5  电气特性 — ADS61B49 和 ADS61B29
    6. 5.6  数字特性 — ADS61B49 和 ADS61B29
    7. 5.7  时序要求 — LVDS 和 CMOS 模式
    8. 5.8  典型特性 - ADS61B49
    9. 5.9  典型特性 - ADS61B29
    10. 5.10 典型特性 — 通用图（ADS61B49/61B29 均适用）
    11. 5.11 等值线图 — ADS61B49/ADS61B29
    12. 5.12 等值线图 — ADS61B49
    13. 5.13 等值线图 — ADS61B29
  7. 6 详细说明
    1. 6.1 功能方框图
      1. 6.1.1 ADS61B29 方框图
      2. 6.1.2 ADS61B49 方框图
    2. 6.2 特性说明
      1. 6.2.1 器件配置
      2. 6.2.2 仅限并行配置
      3. 6.2.3 仅串行接口配置
      4. 6.2.4 同时使用串行接口和并行控制的配置
      5. 6.2.5 并行引脚说明
      6. 6.2.6 串行接口
        1. 6.2.6.1 寄存器初始化
      7. 6.2.7 串行接口时序特性
      8. 6.2.8 串行寄存器读数
      9. 6.2.9 复位时序
    3. 6.3 串行寄存器映射
      1. 6.3.1 串行寄存器说明
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1  工作原理
      2. 7.1.2  模拟输入
        1. 7.1.2.1 驱动电路要求
        2. 7.1.2.2 驱动电路
        3. 7.1.2.3 输入共模
      3. 7.1.3  参考
      4. 7.1.4  时钟输入
      5. 7.1.5  精细增益控制
      6. 7.1.6  偏移校正
      7. 7.1.7  断电
        1. 7.1.7.1 全局断电
        2. 7.1.7.2 待机
        3. 7.1.7.3 输出缓冲器禁用
        4. 7.1.7.4 输入时钟停止
      8. 7.1.8  电源序列
      9. 7.1.9  数字输出信息
        1. 7.1.9.1 输出接口
        2. 7.1.9.2 DDR LVDS 输出
        3. 7.1.9.3 LVDS 缓冲器
        4. 7.1.9.4 并行 CMOS 接口
        5. 7.1.9.5 输出缓冲器强度可编程性
        6. 7.1.9.6 CMOS 接口功率耗散
        7. 7.1.9.7 输出数据格式
      10. 7.1.10 电路板设计注意事项
        1. 7.1.10.1 接地
        2. 7.1.10.2 电源去耦
        3. 7.1.10.3 外露焊盘
      11. 7.1.11 规范的定义
  9. 8 器件和文档支持
    1. 8.1 第三方产品免责声明
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1.1 工作原理

ADS61B49/29 是高性能、低功耗 14 位和 12 位模数转换器，最大采样率高达 250MSPS。与 ADS6149/29 的主要区别在于增加了集成式模拟缓冲器（因此器件名称中包含 B）。

转换过程由外部输入时钟的上升沿启动，并对模拟输入信号进行采样。采样信号由一系列小分辨率级按顺序转换，输出合并在一个数字校正逻辑块中。在每个时钟边沿，样本通过流水线传播，产生的数据延迟为 18 个时钟周期。该输出可作为 14 位/12 位数据（在 DDR LVDS 或 CMOS 中）提供，并以直接偏移二进制或二进制补码格式编码。

在性能表现不佳之前，第一级子 ADC 的动态偏移会将最大模拟输入频率限制在约 500MHz（振幅为 2Vpp）和约 800MHz（振幅为 1Vpp）。此功能独立于 750MHz 的全功率模拟带宽，后者只是信号振幅与频率间关系的指标。