ZHDS251C October   2008  – May 2026 ADS61B29 , ADS61B49

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1. 4.1 引脚配置和功能（LVDS 模式）— ADS61B49 和 ADS61B29
    2. 4.2 引脚配置和功能（CMOS 模式）— ADS61B49 和 ADS61B29
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  建议运行条件
    3. 5.3  电气特性 — ADS61B49 和 ADS61B29
    4. 5.4  电气特性 — ADS61B49 和 ADS61B29
    5. 5.5  电气特性 — ADS61B49 和 ADS61B29
    6. 5.6  数字特性 — ADS61B49 和 ADS61B29
    7. 5.7  时序要求 — LVDS 和 CMOS 模式
    8. 5.8  典型特性 - ADS61B49
    9. 5.9  典型特性 - ADS61B29
    10. 5.10 典型特性 — 通用图（ADS61B49/61B29 均适用）
    11. 5.11 等值线图 — ADS61B49/ADS61B29
    12. 5.12 等值线图 — ADS61B49
    13. 5.13 等值线图 — ADS61B29
  7. 6 详细说明
    1. 6.1 功能方框图
      1. 6.1.1 ADS61B29 方框图
      2. 6.1.2 ADS61B49 方框图
    2. 6.2 特性说明
      1. 6.2.1 器件配置
      2. 6.2.2 仅限并行配置
      3. 6.2.3 仅串行接口配置
      4. 6.2.4 同时使用串行接口和并行控制的配置
      5. 6.2.5 并行引脚说明
      6. 6.2.6 串行接口
        1. 6.2.6.1 寄存器初始化
      7. 6.2.7 串行接口时序特性
      8. 6.2.8 串行寄存器读数
      9. 6.2.9 复位时序
    3. 6.3 串行寄存器映射
      1. 6.3.1 串行寄存器说明
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1  工作原理
      2. 7.1.2  模拟输入
        1. 7.1.2.1 驱动电路要求
        2. 7.1.2.2 驱动电路
        3. 7.1.2.3 输入共模
      3. 7.1.3  参考
      4. 7.1.4  时钟输入
      5. 7.1.5  精细增益控制
      6. 7.1.6  偏移校正
      7. 7.1.7  断电
        1. 7.1.7.1 全局断电
        2. 7.1.7.2 待机
        3. 7.1.7.3 输出缓冲器禁用
        4. 7.1.7.4 输入时钟停止
      8. 7.1.8  电源序列
      9. 7.1.9  数字输出信息
        1. 7.1.9.1 输出接口
        2. 7.1.9.2 DDR LVDS 输出
        3. 7.1.9.3 LVDS 缓冲器
        4. 7.1.9.4 并行 CMOS 接口
        5. 7.1.9.5 输出缓冲器强度可编程性
        6. 7.1.9.6 CMOS 接口功率耗散
        7. 7.1.9.7 输出数据格式
      10. 7.1.10 电路板设计注意事项
        1. 7.1.10.1 接地
        2. 7.1.10.2 电源去耦
        3. 7.1.10.3 外露焊盘
      11. 7.1.11 规范的定义
  9. 8 器件和文档支持
    1. 8.1 第三方产品免责声明
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.7 时序要求 — LVDS 和 CMOS 模式

典型值测量条件为：25°C，AVDD = 3.3V，DRVDD = 1.8V，采样频率 = 250MSPS，正弦波输入时钟，
CLOAD = 5pF(2)，RLOAD = 100Ω(3)，低速模式禁用（除非另有说明）。
最小值和最大值对应整个温度范围 TMIN = –40°C 至 TMAX = 85°C，AVDD = 3.3V，DRVDD = 1.7V 至1.9V。(1)
参数测试条件最小值典型值最大值单位
ta孔径延迟0.71.21.7ns
tj孔径抖动170fs rms
唤醒时间从退出待机模式到数据有效的时间0.31μs
从退出 PDN GLOBAL 模式后到数据有效的时间25100
从停止并重新启动输入时钟到数据有效的时间10时钟周期
ADC 延迟(8)默认值（复位后）18时钟周期
DDR LVDS 模式 (4)
tsu数据设置时间数据有效(5)到 CLKOUTP 过零0.81.2ns
th数据保持时间CLKOUT 过零到数据变为无效(5)0.250.6ns
tPDI时钟传播延迟输入时钟上升沿交叉点至输出时钟上升沿交叉点
80MSPS ≤ 采样频率 ≤ 250MSPS		0.2 × ts + tdelayns
tdelay56.27.5ns
LVDS 位时钟占空比差分时钟的占空比 (CLKOUTP–CLKOUTM)
80MSPS ≤ 采样频率 ≤ 250MSPS		52%
tRISE、
tFALL		数据上升时间、
数据下降时间		上升时间在 –100mV 至 100mV 测得
下降时间在 100mV 至 –100mV 测得
1MSPS ≤ 采样频率 ≤ 250MSPS		0.080.140.2ns
tCLKRISE、
tCLKFALL		输出时钟上升时间、
输出时钟下降时间		上升时间在 –100mV 至 100mV 测得
下降时间在 100mV 至 –100mV 测得
1MSPS ≤ 采样频率 ≤ 250MSPS		0.080.140.2ns
tOE输出使能 (OE) 到数据延迟OE 变为有效后到数据有效的时间40ns
并行 CMOS 模式(7)
tSTART输入时钟到数据延迟输入时钟上升沿交叉点至数据有效起点(6)3.2ns
tDV数据有效时间有效数据的时间间隔(6)0.71.5ns
tPDI时钟传播延迟输入时钟上升沿交叉点至输出时钟上升沿交叉点
80MSPS ≤ 采样频率 ≤ 150MSPS		0.78 × ts + tdelayns
tdelay56.58ns
输出时钟占空比差分时钟的占空比 (CLKOUT)
80MSPS ≤ 采样频率 ≤ 150MSPS		50%
tRISE、
tFALL		数据上升时间、
数据下降时间		上升时间在 DRVDD 的 20% 至 80% 测得
下降时间在 DRVDD 的 80% 至 20% 测得
1MSPS ≤ 采样频率 ≤ 250MSPS		0.71.22ns
tCLKRISE、
tCLKFALL		输出时钟上升时间、
输出时钟下降时间		上升时间在 DRVDD 的 20% 至 80% 测得
下降时间在 DRVDD 的 80% 至 20% 测得
1MSPS ≤ 采样频率 ≤ 150MSPS		0.511.5ns
tOE输出使能 (OE) 到数据延迟OE 变为有效后到数据有效的时间20ns
(1) 时序参数根据设计和特性指定，而未经生产测试。
(2) CLOAD 是每个输出引脚和接地之间的有效外部单端负载电容
(3) RLOAD 是 LVDS 输出对之间的差分负载电阻。
(4) 测量通过器件和负载之间 100Ω 特性阻抗的传输线路完成。建立和保持时间规格考虑了抖动对输出数据和时钟的影响。
(5) 数据有效是指 +100mV 的逻辑高电平和 –100mV 的逻辑低电平。
(6) 数据有效是指 1.26V 的逻辑高电平和 0.54V 的逻辑低电平。
(7) 对于 Fs > 150MSPS的情况，建议使用外部时钟进行数据采集，而不是使用器件输出时钟信号 (CLKOUT)。
(8) 在较高频率下，tPDI 大于一个时钟周期，总体延迟= ADC 延迟 + 1。
表 5-1 较低采样频率下的 LVDS 时序
采样频率 (MSPS)建立时间 (ns)保持时间 (ns)
最小值典型值最大值最小值典型值最大值
2101.01.40.40.8
1901.11.50.50.9
1701.31.70.71.1
1501.61.90.91.2
1251.92.21.11.4
<80
启用低速模式		2.52.0
tPDI (ns)
最小值典型值最大值
1 ≤ Fs ≤ 80，
启用低速模式		8.2
表 5-2 较低采样频率下的 CMOS 时序
采样频率 (MSPS)以输入时钟为基准指定的时序
tSTART (ns)数据有效时间 (ns)
最小值典型值最大值最小值典型值最大值
2101.71.62.4
1900.42.23.0
1705.12.43.6
1504.83.04.3
采样频率 (MSPS)以 CLKOUT 为基准指定的时序
建立时间 (ns)保持时间 (ns)
最小值典型值最大值最小值典型值最大值
1502.03.21.52.2
1252.942.22.7
<80
启用低速模式		5.03.8
tPDI (ns)
最小值典型值最大值
1 ≤ Fs ≤ 80，
启用低速模式		14
ADS61B29 ADS61B49 延迟图图 5-2 延迟图
ADS61B29 ADS61B49 LVDS 模式时序图 5-3 LVDS 模式时序
ADS61B29 ADS61B49 CMOS 模式时序图 5-4 CMOS 模式时序