ZHCSZ83 November   2025 ADC32RF72

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 输入带宽
        2. 7.3.1.2 后台校准
      2. 7.3.2 ADC 通道选择和断电模式
      3. 7.3.3 采样时钟输入
      4. 7.3.4 SYSREF
        1. 7.3.4.1 SYSREF 监测器
      5. 7.3.5 数字信号处理器 (DSP) 特性
        1. 7.3.5.1 DSP 输入多路复用器
        2. 7.3.5.2 小数延迟
        3. 7.3.5.3 可实现均衡的可编程 FIR 滤波器
        4. 7.3.5.4 DSP 输出多路复用器
        5. 7.3.5.5 数字下变频器 (DDC)
          1. 7.3.5.5.1 抽取滤波器输入
          2. 7.3.5.5.2 抽取模式
          3. 7.3.5.5.3 抽取滤波器响应
          4. 7.3.5.5.4 数控振荡器 (NCO)
            1. 7.3.5.5.4.1 NCO 更新
            2. 7.3.5.5.4.2 NCO 复位
      6. 7.3.6 数字输出接口
        1. 7.3.6.1 JESD204B/C 接口
          1. 7.3.6.1.1 JESD204B 初始通道对齐 (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C 帧元件
          4. 7.3.6.1.4 旁路模式下的 JESD204B/C 帧组件
          5. 7.3.6.1.5 具有实数抽取功能的 JESD204B/C 帧组件
          6. 7.3.6.1.6 具有复数抽取功能的 JESD204B,C 帧组件
        2. 7.3.6.2 JESD 输出基准时钟
    4. 7.4 器件功能模式
      1. 7.4.1 器件运行模式比较
    5. 7.5 编程
      1. 7.5.1 GPIO 控制
      2. 7.5.2 SPI 寄存器写入
      3. 7.5.3 SPI 寄存器读取
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用：频谱分析仪
      1. 8.2.1 设计要求
        1. 8.2.1.1 输入信号路径：宽带接收器
        2. 8.2.1.2 时钟
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 采样时钟要求
      3. 8.2.3 应用性能曲线图
    3. 8.3 典型应用：时间域数字转换器
      1. 8.3.1 设计要求
        1. 8.3.1.1 输入信号路径：时间域数字转换器
      2. 8.3.2 应用性能曲线图
    4. 8.4 初始化设置
    5. 8.5 电源相关建议
    6. 8.6 布局
      1. 8.6.1 布局指南
      2. 8.6.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
      2. 9.1.2 第三方产品免责声明
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
7.3.5.5.2 抽取模式

支持两种不同的抽取模式，并且必须将所有 8 个 DDC 配置为相同的模式：

  • 实数抽取：实数输入经过低通滤波，然后滤波器输出按抽取因子 (M) 进行下采样。此模式下 DDC 块的输出是实数信号，详细的 DDC 链如图 7-23 所示。
  • 具有实数输入的复数抽取：DDC 接收一个实数输入，与 NCO 混合后产生复数输出。复数输出经过低通滤波，并按抽取因子 (M) 进行下采样。此模式下 DDC 块的输出是复数信号，详细的 DDC 链如图 7-25 所示。

每个 DDC 都有一个使能控制信号。如果禁用 DDC，则输出为零。以下块是 DDC 信号链的一部分：

  • 抽取：可能的抽取因子为 B x 2N，其中基本因子 B 可以为 1、3 或 5，N 最多为 15 (B = 1)、5 (B = 3) 和 4 (B = 5)。

    当基础因子为 3 或 5 时，所有 DDC 必须共享相同的抽取因子设置。但是，当基本因子为 1（抽取因子为 2 的幂）时，每个 DDC 都可以具有独立的抽取因子，因为每个 DDC 都有一个采样重复因子块。当每个 DDC 配置为不同的抽取因子时，会调整每个 DDC 的采样重复因子，以便所有 DDC 输出都与最高数据速率 DDC 进行速率匹配。例如，如果两个 DDC 处于活动状态，一个 DDC 配置为 4 倍抽取率，另一个配置为 16 倍抽取率，则配置为 16 倍抽取率的 DDC 通过将采样重复 4 次自动获得与 4 倍抽取率匹配的速率。成功配置后，可以回读每个 DDC 的重复因子。

    注： 任何 DDC 配置抽取因子为 2 时，均不支持独立抽取因子。当使用 2 倍抽取率时，所有其他 DDC 也必须设置为 2 倍。

    重复因子：在有效 JESD 线路速率低于 4Gbps 的阈值下限的情况下，会针对每个 DDC 自动调整重复因子。基本因子为 3 和 5 时，重复因子块不可用。
  • DDC_PFIR：ADC32RF72 在抽取链中具有一个集成的可编程 FIR 滤波器块，其中最后一级滤波器是完全可编程的。该功能仅在抽取因子为 2 的幂 (B = 1) 时可用。该块称为 DDC_PFIR。每个 DDC_PFIR 具有总共多达 96 个抽头（在复数抽取模式下有两个输入端）和 17 位分辨率。
  • DDC 粗略增益 (G)：固定数字增益可应用于每条 DDC 路径，其中增益 G 是 {0dB, 3dB, 6dB} 的元素，可通过 ddc_coarse_gain[7:0] 信号对每个 DDC 进行控制。
  • DDC_EQ：DDC_EQ 支持与数字 DSP EQ 相同的所有模式。
    注： 此 EQ 不适用于抽取因子 2 和 3。
  • DDC_COMPLEX_GAIN：每个 DDC 都具有可编程复数增益。在实数抽取模式下，仅应用增益的实部。0dB 至 6dB 范围内的增益步长为 0.1dB；实部和虚部可以独立进行增益设置。
ADC32RF72 实数抽取信号链（抽取因子为 2 的幂 (B = 1)）图 7-23 实数抽取信号链（抽取因子为 2 的幂 (B = 1)）
ADC32RF72 实数抽取信号链（抽取因子为 3 和 5 (B = 3, 5)）图 7-24 实数抽取信号链（抽取因子为 3 和 5 (B = 3, 5)）
ADC32RF72 复数抽取信号链（抽取因子为 2 (B = 1)）图 7-25 复数抽取信号链（抽取因子为 2 (B = 1)）
ADC32RF72 复数抽取信号链（抽取因子为 3 和 5 (B = 3, 5)）图 7-26 复数抽取信号链（抽取因子为 3 和 5 (B = 3, 5)）

可以对以下参数进行编程：

表 7-14 DDC 编程的输入选择
函数名称尺寸默认值访问说明
DDC{0..7}_DECIMATION_FACTOR_LSB81R/W

设置 DDC 的 16 位抽取因子的位 [15:0]。可能的抽取因子为：

[2, 3, 4, 5, 6, 8, 10, 12, 16, 20, 24, 32, 40, 48, 64, 80, 96, 128, 256, 512, 1024, 2048, 4096, 8192, 16384, 32768]

DDC{0..7}_DECIMATION_FACTOR_MSB80R/W
DDC{0..7}_REPEAT_FACTOR_LSB81RDDC 的 14 位重复因子的位 [13:0]。
DDC{0..7}_REPEAT_FACTOR_MSB60R
DDC{0..7}_PFIR_EN10R/W

控制 DDC_PFIR 使能。

0：禁用 DDC_PFIR，固定抽取滤波器用作最后一级滤波器。

1：使能 DDC_PFIR，可编程抽取滤波器用作最后一级滤波器。

DDC{0..7}_PFIR_MODE_SEL10R/W

选择 DDC_PFIR 模式。

0：单通道模式。

1：双通道模式。

DDC{0..7}_PFIR_NUM_TAPS70R/W

DDC_PFIR 在给定模式下使用的抽头数。在单通道模式下可以是任意值。在双通道模式下必须为偶数。

1...96：DDC_PFIR 使用的抽头数。

DDC{0..7}_PFIR_TAPS30720R/W

设置 DDC_PFIR 块的 96 个抽头。仅写入 17 位。

单通道模式：多达 96 个抽头施加到 ddc_pfir_input[0]。

双通道模式：每个 ddc_pfir_input 多达 48 个抽头。前 48 个抽头施加到 ddc_pfir_input[0]。后 48 个抽头施加到 ddc_pfir_input[1]。

DDC{0..7}_EQ_EN10R/W

控制 DDC_EQ 使能。

0：DDC_EQ 已禁用且旁路。

1：DDC_EQ 已使能，DDC_EQ 滤波器应用于 DDC 输出。

DDC{0..7}_EQ_MODE_SEL30R/W

选择 DDC_EQ 模式。

0：单通道模式。

1：双通道模式。

2：半复数模式。

3：完全复数模式。

4：仅延迟模式。

DDC{0..7}_EQ_DEL_VAL70R/W

DDC_EQ 延迟值。此设置的影响取决于 DDC_EQ 模式。

0...127：当 DDC_EQ 处于具有可编程延迟的模式时，应用的是器件时钟周期数延迟。

DDC{0..7}_EQ_NUM_TAPS70R/W

DDC_EQ 在给定模式下使用的抽头数。在单通道模式下可以是任意值。在双通道模式和半复数模式下必须为偶数。在完全复数模式下必须可被四整除。

1...96：DDC_EQ 使用的抽头数。

DDC{0..7}_EQ_TAPS15360R/W

设置 DDC_EQ 块的 96 个抽头。

单通道模式：多达 96 个抽头施加到 ddc_eq_input[0]。

双通道模式：每个 ddc_eq_input 最多 48 个抽头。前 48 个抽头施加到 ddc_eq_input[0]。后 48 个抽头施加到 ddc_eq_input[1]。

半复数模式：每个 ddc_eq_input 最多 48 个抽头。前 48 个抽头施加到 ddc_eq_input[0]。后 48 个抽头施加到 ddc_eq_input[1]。

完全复数模式：每个 ddc_eq_input 最多 48 个抽头。前 48 个抽头施加到 ddc_eq_input[0]；其中前 24 个抽头施加到 ddc_eq_output[0]。后 48 个抽头施加到 ddc_eq_input[1]；其中前 24 个抽头施加到 ddc_eq_output[0]。

DDC{0..7}_COARSE_GAIN30R/W

在 DDC_EQ 之前的 DDC 数据路径中设置固定数字增益。

0：0dB 数字增益。

3：3dB 数字增益。

6：6dB 数字增益（使用复数抽取时有用）。

DDC{0..7}_REAL_GAIN60R/W

复数增益的实部应用于 DDC 输出。增益以 0.1dB 为步长，从 0dB 开始到 6dB。

0..60：有效增益为 DDC_REAL_GAIN*0.1dB

DDC{0..7}_IMAG_GAIN60R/W

复数增益的虚部应用于 DDC 输出（用于复数抽取模式）。增益以 0.1dB 为步长，从 0dB 开始到 6dB。

0..60：有效虚数增益为 DDC_IMAG_GAIN*0.1dB