ZHCSQM8 November   2023 LP5812

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
  8. 7 典型特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 时间交叉多路复用 (TCM) 方案
        1. 8.3.1.1 直接驱动模式
        2. 8.3.1.2 TCM 驱动模式
        3. 8.3.1.3 混合驱动模式
        4. 8.3.1.4 重影消除
      2. 8.3.2 模拟调光
      3. 8.3.3 PWM 调光
      4. 8.3.4 自主动画引擎控制
        1. 8.3.4.1 动画引擎模式
        2. 8.3.4.2 Sloper
        3. 8.3.4.3 动画引擎单元 (AEU)
        4. 8.3.4.4 动画暂停单元 (APU)
      5. 8.3.5 保护和诊断
        1. 8.3.5.1 LED 开路检测
        2. 8.3.5.2 LED 短路检测
        3. 8.3.5.3 热关断
    4. 8.4 器件功能模式
    5. 8.5 编程
    6. 8.6 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 应用
      2. 9.2.2 设计参数
      3. 9.2.3 详细设计过程
        1. 9.2.3.1 输入电容器选型
        2. 9.2.3.2 编程过程
        3. 9.2.3.3 编程示例
      4. 9.2.4 应用性能曲线图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.6 时序要求

除非另有说明，否则典型特性适用于整个环境温度范围 (–40°C < TA < +85°C)，VIN = 3.6V，VCC = 5V，CIN = 1μF，COUT = 1μF。
I2C 时序要求 最小值 标称值 最大值 单位
标准模式
fSCL SCL 时钟频率 0 100 kHz
tHD_STA （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 4 µs
tLOW SCL 时钟的低电平周期 4.7 µs
tHIGH SCL 时钟的高电平周期 4 µs
tSU_STA 重复 START 条件的建立时间 4.7 µs
tHD_DAT 数据保持时间 0 µs
tSU_DAT 数据建立时间 250 ns
tr SDA 和 SCL 信号的上升时间 1000 ns
tf SDA 和 SCL 信号的下降时间 300 ns
tSU_STO STOP 条件的建立时间 4 µs
tBUF STOP 与 START 状态之间的总线空闲时间 4.7 µs
Cb 每个总线的容性负载 400 pF
快速模式
fSCL SCL 时钟频率 0 400 kHz
tHD_STA （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 0.6 µs
tLOW SCL 时钟的低电平周期 1.3 µs
tHIGH SCL 时钟的高电平周期 0.6 µs
tSU_STA 重复 START 条件的建立时间 0.6 µs
tHD_DAT 数据保持时间 0 µs
tSU_DAT 数据建立时间 100 ns
tr SDA 和 SCL 信号的上升时间 300 ns
tf SDA 和 SCL 信号的下降时间 300 ns
tSU_STO STOP 条件的建立时间 0.6 µs
tBUF STOP 与 START 状态之间的总线空闲时间 1.3 µs
Cb 每个总线的容性负载 400 pF
超快速模式
fSCL SCL 时钟频率 0 1000 kHz
tHD_STA （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 0.26 µs
tLOW SCL 时钟的低电平周期 0.5 µs
tHIGH SCL 时钟的高电平周期 0.26 µs
tSU_STA 重复 START 条件的建立时间 0.26 µs
tHD_DAT 数据保持时间 0 µs
tSU_DAT 数据建立时间 50 ns
tr SDA 和 SCL 信号的上升时间 120 ns
tf SDA 和 SCL 信号的下降时间 120 ns
tSU_STO STOP 条件的建立时间 0.26 µs
tBUF STOP 与 START 状态之间的总线空闲时间 0.5 µs
Cb 每个总线的容性负载 550 pF
其他时序要求
fCLK_EX VSYNC 输入时钟频率 6 MHz