LP3878-ADJ
- 输入电源电压：2.5V 至 16V
- 输出电压范围：1V 至 5.5V
- 设计用于与低等效串联电阻 (ESR) 陶瓷电容搭配使用
- 极低输出噪声
- 8 引脚小外形尺寸 (SO) PowerPAD 和晶圆级小外形无引线 (WSON) 表面贴装封装
- 关断模式下的静态电流 < 10μA
- 任意负载条件下的接地引脚电流均较低
- 过温和过流保护
- -40°C 至 125°C 的工作结温范围
应用
- 专用集成电路 (ASIC) 电源：
- 台式机、笔记本电脑和图形卡
- 机顶盒、打印机和复印机
- 数字信号处理 (DSP) 和现场可编程门阵列 (FPGA) 电源
- 开关模式电源 (SMPS) 后置稳压器
- 医疗仪器
LP3878-ADJ 是一款 800mA 可调输出稳压器，设计用于使需要低至 1V 输出电压的应用获得高性能和低噪声。
凭借优化的垂直集成 PNP (VIP) 工艺，LP3878-ADJ 提供了以下出色性能： 接地引脚电流：800mA 负载下的典型值为 5.5mA；100µA 负载下的典型值为 180µA。 低功耗关断：当 SHUTDOWN 引脚拉为低电平时，LP3878-ADJ 消耗的静态电流不到 10μA。精密输出：确保室温下的输出电压精度为 1%。 低噪声：使用 10nF 旁路电容后，宽带输出噪声仅为 18μV（典型值）。
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | LP3878-ADJ 用于 1V 至 5V 应用的微功耗 800mA 低噪声“陶瓷稳定”可调节稳压器 数据表 (Rev. D) | PDF | HTML | 英语版 (Rev.D) | PDF | HTML | 2015-5-21 |
| 应用手册 | A Topical Index of TI LDO Application Notes (Rev. F) | 2019-6-27 | ||||
| 选择指南 | 电源管理指南 2018 | 2018-7-31 | ||||
| 选择指南 | Low Dropout Regulators Quick Reference Guide (Rev. P) | 2018-3-21 | ||||
| 技术文章 | How LDOs contribute to power efficiency | PDF | HTML | 2016-5-13 | |||
| 用户指南 | AN-1409 LP3878-ADJ Evaluation Board (Rev. D) | 2013-6-2 | ||||
| 应用手册 | AN-2145 Power Considerations for SDI Products (Rev. B) | 2013-4-26 | ||||
| 应用手册 | AN-2146 Power Design for SDI and Other Noise-Sensitive Devices (Rev. A) | 2013-4-26 | ||||
| 应用手册 | AN-1950 Silently Powering Low Noise Applications (Rev. A) | 2013-4-22 | ||||
| 用户指南 | SP16130CH4RB Low IF Receiver Reference Design User Guide | 2012-1-27 | ||||
| 用户指南 | High-IF Sub-sampling Receiver Subsystem User Guide | 2012-1-27 | ||||
| 应用手册 | Application Note 1409 LP3878-ADJ Evaluation Board (cn) | 2011-7-25 | ||||
| 白皮书 | Using Power to Improve Signal-Path Performance | 2006-8-1 |
设计与开发
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TIDA-00431 — 采用 8GHz 直流耦合差分放大器的射频采样 4GSPS ADC 参考设计
宽带射频 (RF) 接收器有助于极大提高无线电设计的灵活性。较宽的瞬时带宽支持在不更改硬件的情况下实现灵活调优，并且能够以间隔较大的频率捕获多个通道。
该参考设计介绍了一款宽带射频接收器，该接收器采用 4GSPS 模数转换器 (ADC) 并具有一个 8GHz 直流耦合全差分放大器前端。放大器前端提供信号增益，并且能够捕获下行到直流的信号，而平衡-非平衡变压器耦合输入则无法做到这一点。
TIDA-00432 — 将 Xilinx 平台用于相控阵雷达系统以实现 JESD204B 千兆次采样 ADC 的同步
该系统级设计展示了如何使用 Xilinx VC707 平台将两个 ADC12J4000 评估模块 (EVM) 同步在一起。本设计文档介绍了所需的硬件修改和器件配置，包括时钟方案。此设计显示了每个 EVM 的示例配置文件。此设计还介绍了 FPGA 固件，并显示了相关的 Xilinx IP 块配置参数。此外还显示并分析了在实际硬件上获取的数据，显示在没有使用特性化电缆和校准传播延迟的情况下，仍可实现 50ps 内的同步。
TIDA-00988 — 160MHz 带宽无线信号测试器参考设计
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| HSOIC (DDA) | 8 | Ultra Librarian |
| WSON (NGT) | 8 | Ultra Librarian |
订购和质量
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