ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 说明
  6. 3 开始使用
  7. 4 特性
  8. 5 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. 6 Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 7 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 8 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 9 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

7.2.5 更改 BPG 图形

用户可根据以下说明更改 ROM 中用于 TPG 选择的默认图形。

  1. 转至目录 C:\Texas Instruments\DLPC964-Apps\docs\patterns，验证用户是否安装了 Python 2.6 或更高版本。
  2. 打开 binary_to_coe.py 文件并通读顶部注释信息。DLPC964 Apps 中使用的图形是使用此脚本生成的。查看靠近脚本顶部的 bit_fnames 列表。
    DLPLCRC964EVM
  3. 用户可以创建一个新 .txt 文件，并替换 bit_fnames 列表中的其中一个名称。
    注： 如果有任何图形被指定为 RTL 定义的图形，则无法将这些图形更改为其他图形，因为这些图形不是从 ROM 中读取的。
    1. 有关为 python 脚本创建 .txt 文件的说明：
      1. 此文本文件必须有 1024 列和 136 行。
      2. 此文本文件中的每个字符必须为“1”或“0”。
      3. 确保此文本文件与 python 脚本位于同一目录中。
  4. 使用新文本文件名更新 bit_fnames 后，运行 python 脚本。此时会创建一个文件，名为 bpg_patterns.coe
  5. 打开 Vivado 工程（方法是将已存档的工程解压缩到 build\project 目录中，或运行 run.tcl 脚本）。
    注： 解压缩工程的速度更快，但如果需要有关运行方法的说明，可以查看 run.tcl 脚本中提供的这些说明。
    DLPLCRC964EVM
  6. 打开工程后，在“Project Manager”窗口中找到标记为 IP 源的选项卡并进行点击。
    DLPLCRC964EVM
  7. 右键点击 pgen_spbrom_v3 并选择“Re-customize IP”。
    DLPLCRC964EVM
  8. IP 配置工具打开后，转到“Options”选项卡，用户将看到 Memory Initialization 部分。
    DLPLCRC964EVM
  9. 点击 Browse，然后导航到步骤 4 中通过 python 脚本创建的 bpg_patterns.coe 文件的位置。假设没有错误，点击 OK。在下一个窗口中，点击 Generate。
  10. 用户现在已对 DLPC964 Apps FPGA 中的 ROM 进行重新编程。现在，重新构建工程。
  11. Xilinx 完全生成输出产品后，点击 Flow Navigator 左侧的 Generate Bitstream。在出现任何提示时点击 OK，一旦 Vivado 完成，就可以在 project_1\project_1.runs\impl_1\ 目录中找到位流。
    DLPLCRC964EVM