ZHCSZ39A September   2025  – December 2025 DRV81646

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7.     13
    8. 5.7 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 控制接口和转换率 (RSLEW/CNTL)
      2. 6.3.2 使用 FET 源极端子进行电流检测
      3. 6.3.3 集成钳位二极管 VCLAMP
      4. 6.3.4 保护电路
        1. 6.3.4.1 ILIM 模拟电流限制
          1. 6.3.4.1.1 负载电阻对 TSD 之前功率耗散的影响
        2. 6.3.4.2 截止延迟 (COD)
        3. 6.3.4.3 浪涌模式
        4. 6.3.4.4 热关断 (TSD)
        5. 6.3.4.5 欠压锁定 (UVLO)
      5. 6.3.5 故障条件汇总
    4. 6.4 器件功能模式
      1. 6.4.1 硬件接口运行
      2. 6.4.2 并行输出
      3. 6.4.3 SPI 模式
        1. 6.4.3.1 奇偶校验位计算
        2. 6.4.3.2 SPI 输入数据包
        3. 6.4.3.3 SPI 响应数据包
        4. 6.4.3.4 SPI 错误报告
        5. 6.4.3.5 SPI 菊花链
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 外部组件
      2. 7.2.2 持续电流能力
      3. 7.2.3 功率耗散
      4. 7.2.4 应用曲线
    3. 7.3 电源相关建议
      1. 7.3.1 大容量电容
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

4 引脚配置和功能

DRV81646 20 引脚 PWP 封装 HTSSOP（顶视图）图 4-1 20 引脚 PWP 封装 HTSSOP（顶视图）
DRV81646 24 引脚 DGQ 封装 HVSSOP（顶视图）图 4-2 24 引脚 DGQ 封装 HVSSOP（顶视图）
表 4-1 引脚功能
引脚 类型(1) 说明
名称 PWP (20) DGQ (24)
电源和接地
VM 13 16 PWR

电源。

使用 0.1µF 陶瓷电容器和额定电压为 VM 的充足大容量电容器将此引脚旁路连接至 GND 引脚。
VCLAMP 3、18 4、21 PWR 连接到 VM 电源，或将齐纳二极管连接到 VM 电源或接地。请勿使该引脚保持未连接状态。
GND 8 10 GND 器件接地。连接到系统地。
SRC1 19 23 GND 通道 1 低侧 FET 的源极端子。连接到系统接地端或可选的检测电阻连接到系统接地端，以实现外部电流检测
SRC2 20 24 GND 通道 2 低侧 FET 的源极端子。连接到系统接地端或可选的检测电阻连接到系统接地端，以实现外部电流检测
SRC3 1 1 GND 通道 3 低侧 FET 的源极端子。连接到系统接地端或可选的检测电阻连接到系统接地端，以实现外部电流检测
SRC4 2 2 GND 通道 4 低侧 FET 的源极端子。连接到系统接地端或可选的检测电阻连接到系统接地端，以实现外部电流检测
散热焊盘 — — —

散热焊盘。连接到系统地。

应通过直连过孔将器件连接至连续铺铜的接地平面，以实现最佳散热效果。
NC — 3、5、15、22 —
控制
ILIM 12 14 I

电流限制输入。

在 ILIM 和 GND 之间连接一个电阻器来设置电流限制阈值。有关详细信息，请参阅 节 6.3.4.1。

请勿使该引脚保持未连接状态。直接连接到 GND 以实现最大电流限制设置。
RSLEW/CNTL 9 11 I

转换率和控制接口选择输入。

将一个电阻器连接到 GND 以获得所需的转换率和控制接口设置组合。相关详细信息，请参阅节 6.3.1。
COD/INRUSH 11 13 I 用于截止延迟或浪涌模式的器件配置引脚。将适当的电阻器连接到 GND 以设置相应的截止延迟。连接至 GND 以禁用该功能。

在浪涌模式下，保持未连接 (Hi-Z)
IN1/SDI 4 6 I

在硬件模式下，该引脚控制通道 1 的输出。如果不使用该通道，则将该引脚直接接地，或通过 10kΩ 接地

使用 SPI 模式时，此引脚用作串行数据输入。

引脚具有内部下拉电阻器。
IN2/SCLK 5 7 I

在硬件模式下，该引脚控制通道 2 的输出。如果不使用该通道，则将该引脚直接接地，或通过 10kΩ 接地

使用 SPI 模式时，此引脚用作串行时钟输入。串行数据在此引脚的上升沿移出，并在该引脚的下降沿被捕捉。

引脚具有内部下拉电阻器。
IN3/NSCS 6 8 I

在硬件模式下，该引脚控制通道 3 的输出。如果不使用该通道，则将该引脚直接接地，或通过 10kΩ 接地

使用 SPI 模式时，此引脚用作串行芯片选择。此引脚上的低电平有效支持串行接口通信。

引脚具有内部下拉电阻器。
IN4/SDO 7 9 I/O

在硬件模式下，该引脚控制通道 4 的输出。如果不使用该通道，则将该引脚直接接地，或通过 10kΩ 接地。在硬件模式中，该引脚具有一个内部下拉电阻器。

使用 SPI 模式时，此引脚用作串行数据输出。在 SCLK 引脚的上升沿移出数据。在 SPI 模式下，此引脚是开漏输出，需要使用一个外部上拉电阻器。
nFAULT 10 12 O 开漏输出。将上拉电阻器连接到内部逻辑电源。在故障条件下时为逻辑低电平。
输出
OUT1 17 20 O 连接至负载 1
OUT2 16 19 O 连接至负载 2
OUT3 15 18 O 连接至负载 3
OUT4 14 17 O 连接至负载 4
(1) I = 输入，O = 输出，PWR = 电源，GND = 地