ZHCSYY8 September   2025 LM5125A-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  器件配置（CFG0 引脚、 CFG1 引脚、CFG2 引脚）
      2. 6.3.2  器件和相位启用/禁用（UVLO/EN、EN2）
      3. 6.3.3  双器件运行
      4. 6.3.4  开关频率和同步 (SYNCIN)
      5. 6.3.5  双随机展频 (DRSS)
      6. 6.3.6  运行模式（BYPASS、DEM、FPWM）
      7. 6.3.7  VCC 稳压器，BIAS（BIAS 引脚、VCC 引脚）
      8. 6.3.8  软启动（SS 引脚）
      9. 6.3.9  VOUT 编程（VOUT、ATRK、DTRK）
      10. 6.3.10 保护功能
        1. 6.3.10.1 VOUT 过压保护 (OVP)
        2. 6.3.10.2 热关断 (TSD)
      11. 6.3.11 电源正常状态指示器（PGOOD 引脚）
      12. 6.3.12 斜率补偿（CSP1、CSP2、CSN1、CSN2）
      13. 6.3.13 电流检测设置和开关峰值电流限制（CSP1、CSP2、CSN1、CSN2）
      14. 6.3.14 输入电流限制和监测（ILIM、IMON、DLY）
      15. 6.3.15 最大占空比和最小可控导通时间限制
      16. 6.3.16 信号抗尖峰脉冲概述
      17. 6.3.17 MOSFET 驱动器、集成式自举二极管和断续模式故障保护（LOx、HOx、HBx 引脚）
    4. 6.4 器件功能模式
      1. 6.4.1 关断状态
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 反馈补偿
      2. 7.1.2 非同步应用
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1  确定相位总数
        2. 7.2.2.2  确定占空比
        3. 7.2.2.3  定时电阻器 RT
        4. 7.2.2.4  电感器选型 Lm
        5. 7.2.2.5  电流检测电阻器 (RCS)
        6. 7.2.2.6  电流检测滤波器 RCSFP、RCSFN、CCS
        7. 7.2.2.7  低侧电源开关 QL
        8. 7.2.2.8  高侧电源开关 QH
        9. 7.2.2.9  缓冲组件
        10. 7.2.2.10 Vout 编程
        11. 7.2.2.11 输入电流限制 (ILIM/IMON)
        12. 7.2.2.12 UVLO 分压器
        13. 7.2.2.13 软启动
        14. 7.2.2.14 CFG 设置
        15. 7.2.2.15 输出电容器 Cout
        16. 7.2.2.16 输入电容器 Cin
        17. 7.2.2.17 自举电容器
        18. 7.2.2.18 VCC 电容器 CVCC
        19. 7.2.2.19 BIAS 电容器
        20. 7.2.2.20 VOUT 电容器
        21. 7.2.2.21 环路补偿
      3. 7.2.3 应用曲线
        1. 7.2.3.1 效率
        2. 7.2.3.2 稳态波形
        3. 7.2.3.3 阶跃负载响应
        4. 7.2.3.4 同步操作
        5. 7.2.3.5 交流环路响应曲线
        6. 7.2.3.6 热性能
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.3.1 器件配置（CFG0 引脚、CFG1 引脚、CFG2 引脚）

CFG0 引脚定义最小 死区时间 和 ATRK/DTRK 引脚 20μA 电流。表 6-1 中显示的电平由规格 部分中的指定电阻器选择。当使用电阻器对 VOUT 进行编程时，打开 20μA ATRK 引脚电流，若要进行电压跟踪，则关闭 ATRK 引脚电流。

表 6-1 CFG0 引脚设置
电平 死区时间 [ns] 20μA ATRK 电流
1 14 开启
2 30 开启
3 50 开启
4 75 开启
5 100 开启
6 125 开启
7 150 开启
8 200 开启
9 14 关闭
10 30 关闭
11 50 关闭
12 75 关闭
13 100 关闭
14 125 关闭
15 150 关闭
16 200 关闭

CFG1 引脚设置定义 VOUT 过压保护电平、时钟抖动、120% 输入电流限制保护 (ICL_latch) 操作和电源正常引脚行为。

OVP 位 0： OVP 位 1 和 0 设置 VOUT 过压保护电平。[00] = 64V、[01] = 50V、[10] = 35V 或 [11] = 28.5V。
时钟抖动： 启用双随机展频 (DRSS) 时钟抖动或禁用时钟抖动。
ICL_latch： 当 ICL_latch 启用且峰值电流限制超出 20% 时，器件会进入关断状态（关闭并锁存）。如果 ICL_latch 禁用，则器件将保持活动状态，并尝试将电感器电流限制在峰值电流限制状态。
PGOODOVP_enable： 启用 PGOODOVP_enable 后，PGOOD 引脚会在 VOUT 高于 OVP（过压保护）或低于 UV（欠压）阈值时被拉至低电平。如果禁用了 PGOODOVP_enable，则仅当 VOUT 低于 UV（欠压）阈值时，PGOOD 引脚才会被拉低。
表 6-2 过压保护等级选择
OVP 电平 OVP 位 1 OVP 位 0
64V 0 0
50V 0 1
35V 1 0
28.5V 1 1
表 6-3 CFG1 引脚设置
电平 OVP 位 0 时钟抖动模式 ICL_latch PGOODOVP_enable
1 0 启用 (DRSS) 禁用 禁用
2 1 启用 (DRSS) 禁用 禁用
3 0 启用 (DRSS) 禁用 启用
4 1 启用 (DRSS) 禁用 启用
5 0 启用 (DRSS) 启用 禁用
6 1 启用 (DRSS) 启用 禁用
7 0 启用 (DRSS) 启用 启用
8 1 启用 (DRSS) 启用 启用
9 0 禁用 禁用 禁用
10 1 禁用 禁用 禁用
11 0 禁用 禁用 启用
12 1 禁用 禁用 启用
13 0 禁用 启用 禁用
14 1 禁用 启用 禁用
15 0 禁用 启用 启用
16 1 禁用 启用 启用

如果器件使用内部时钟发生器或施加于 SYNCIN 引脚的外部时钟，则 CFG2 引脚定义 VOUT 过压保护等级。CFG2 引脚也用于配置器件是单独使用还是作为双器件配置的一部分，同时相应地启用/禁用 SYNCIN 和 SYNCOUT 引脚。在时钟同步期间，时钟抖动功能被禁用。

OVP 位 1： OVP 位 1 和 0 设置 VOUT 过压保护电平。[00] = 64V、[01] = 50V、[10] = 35V 或 [11] = 28.5V。
单器件： 器件通过内部振荡器独立使用。
单个外部时钟： 器件使用内部时钟，并在应用了外部时钟时与外部时钟同步。
主器件： 器件使用内部振荡器，并作为主器件在双器件配置中充当控制器。第二相的相移针对三相（相对于第一相存在 240° 的相移）或四相（相对于第一相存在 180° 的相移）操作进行了优化。
主外部时钟： 器件使用内部时钟作为主器件在双器件配置中运行，充当控制器，并在施加了外部时钟时进行同步。相移针对三相（相对于第一相存在 240° 的相移）或四相（相对于第一相存在 180° 的相移）操作进行了优化。
辅助器件： 器件使用主器件提供的时钟作为副器件运行。
器件第二相的相移： 第二相的相移根据单芯片/双芯片列中配置的单器件、主器件或副器件来确定。
SYNCIN： 定义 SYNCIN 引脚上的时钟同步功能是有效（开启）还是禁用（关闭）。当 SYNCIN 有效时，器件仅同步到施加于 SYNCIN 引脚的外部时钟。
SYNCOUT： 定义 SYNCOUT 引脚是有效（开启）还是禁用（关闭）。仅当 SYNCOUT 有效时，才会在 SYNCOUT 引脚处生成时钟。当 SYNCOUT 关闭时，会禁用 SYNCOUT 引脚上的时钟生成功能以省电。
SYNCOUT 相移： 设置 SYNCOUT 信号的相移。
时钟抖动： 如果使用内部振荡器，则根据 CFG1 引脚设置“时钟抖动模式”来设置时钟抖动。如果选择外部时钟，则会禁用时钟抖动功能，而忽略 CFG1 引脚设置。
表 6-4 CFG2 引脚设置
电平 OVP 位 1 单/双芯片 器件第二相的相移 SYNCIN SYNCOUT SYNCOUT 相移 时钟抖动
1 0 单器件 180° 关闭 关闭 关闭 CFG1 引脚
2 1
3 0
4 1 单个外部时钟 180° 开启 关闭 关闭 禁用
5 0
6 1
7 0 主器件三相 240° 关闭 开启 120° CFG1 引脚
8 1
9 0 主器件四相 180° 关闭 开启 90° CFG1 引脚
10 1
11 0 主器件外部时钟三相 240° 开启 开启 120° 禁用
12 1
13 0 主器件外部时钟四相 180° 开启 开启 90° 禁用
14 1
15 0 辅助器件 180° 开启 关闭 关闭 禁用
16 1