ZHCSYN0 July 2025 TPLD2001
ADVANCE INFORMATION
所有 I/O 引脚都可以选择连接到引脚结构的用户可选电阻器。这些电阻器的可选阻值为 10kΩ、100kΩ 和 1MΩ。内部电阻器可以配置为上拉电阻器或下拉电阻器。在 InterConnect Studio 中进行设计时，设计中未使用的任何引脚默认配置为连接一个 1MΩ 的下拉电阻器。此外，在上电事件之后，所有端口都处于高阻态，直到上电复位序列完成。
|
GPIO |
IO 选择 | OE | IO 选项 | 电阻器 | 电阻值 (Ω) |
|---|---|---|---|---|---|
| IN0 | 未使用的引脚 | — | — | 下拉 | 1 M |
| 数字输入 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| IO6、IO7 | 未使用的引脚 | — | — | 下拉 | 1 M |
| 数字输入 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| 数字输出 | 1 | 推挽（1X、2X）开漏 NMOS（1X、4X） | 悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| IO1、IO2、 IO3、IO10、IO11、IO12、IO13、IO15、IO16、IO17 |
未使用的引脚 | — | — | 下拉 | 1 M |
| 数字输入 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| 数字输出 | 1 | 推挽（1X、2X） | 悬空 | — | |
|
开漏 NMOS（1X、2X） 三态输出（1X、2X） |
下拉 上拉 |
10k 100k 1 M |
|||
| 数字输入/输出 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| 1 | 推挽（1X、2X） 开漏 NMOS（1X、2X） |
||||
| 模拟输入/输出 | — | 模拟输入/输出 | 悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| IO5、IO8 | 未使用的引脚 | — | — | 下拉 | 1 M |
| 数字输入 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| 数字输出 | 1 | 推挽（1X、2X） | 悬空 | — | |
|
开漏 NMOS（1X、2X） |
下拉 上拉 |
10k 100k 1 M |
|||
| 数字输入/输出 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| 1 | 推挽（1X、2X） 开漏 NMOS（1X、2X） |
||||
| IO4、IO9、IO14 | 未使用的引脚 | — | — | 下拉 | 1 M |
| 数字输入 | 0 |
不具有施密特触发的数字输入 具有施密特触发的数字输入 低电压数字输入 |
悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
||||
| 数字输出 | 1 | 推挽（1X、2X） | 悬空 | — | |
|
开漏 NMOS（1X、2X） |
下拉 上拉 |
10k 100k 1 M |
|||
| 模拟输入/输出 | — | 模拟输入/输出 | 悬空 | — | |
| 下拉 上拉 |
10k 100k 1 M |
在使用由 CMX 控制输出使能 (OE) 的 IO 时，如果将其配置为具有三态输出的数字输出，建议将输入模式配置为具有施密特触发的数字输入。