ZHCSXO3 December   2024 TPS4812-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 开关特性
    7. 6.7 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 电荷泵和栅极驱动器输出（VS、GATE、BST、SRC）
      2. 8.3.2 容性负载驱动
        1. 8.3.2.1 使用低功耗旁路 FET（G 驱动器）为负载电容器充电
        2. 8.3.2.2 使用主 FET（GATE 驱动）栅极压摆率控制
      3. 8.3.3 过流和短路保护
        1. 8.3.3.1 I2t 过流保护
          1. 8.3.3.1.1 具有自动重试功能的 I2t 过流保护
          2. 8.3.3.1.2 采用闭锁配置的 I2t 过流保护
        2. 8.3.3.2 短路保护
      4. 8.3.4 模拟电流监测器输出 (IMON)
      5. 8.3.5 基于 NTC 的温度检测 (TMP) 和模拟监测器输出 (ITMPO)
      6. 8.3.6 故障指示和诊断 (FLT)
      7. 8.3.7 反极性保护
      8. 8.3.8 欠压保护 (UVLO)
    4. 8.4 器件功能模式
      1. 8.4.1 状态图
      2. 8.4.2 状态转换时序图
      3. 8.4.3 断电
      4. 8.4.4 关断模式
      5. 8.4.5 低功耗模式 (LPM)
      6. 8.4.6 运行模式 (AM)
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用 1：使用自动负载唤醒功能来驱动全时供电 (PAAT) 负载
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 典型应用 2：使用自动负载唤醒和输出大容量电容器充电功能来驱动全时供电 (PAAT) 负载
      1. 9.3.1 设计要求
      2. 9.3.2 外部元件选型
      3. 9.3.3 应用曲线
    4. 9.4 电源相关建议
    5. 9.5 布局
      1. 9.5.1 布局指南
      2. 9.5.2 布局示例
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 支持资源
    3. 10.3 商标
    4. 10.4 静电放电警告
    5. 10.5 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

6.6 开关特性

TJ = –40°C 至 +125°C。V(VS) = 48V、V(BST – SRC) = 12V、V(SRC) = 0V
参数 测试条件 最小值 典型值 最大值 单位
tGATE(INP_H) INP 导通传播延迟 INP ↑ 至 GATE ↑，CL(GATE) = 47nF 1.2 2.5 µs
tGATE(INP_L) INP 关断传播延迟 INP ↓ 至 GATE ↓，CL(GATE) = 47nF 0.35 1.5 µs
tG_ON(LPM) 工作模式到 LPM 模式转换延迟  LPM ↓ 至 G ↑，CL(G) = 1nF 1.8 9 µs
tGATE_OFF(LPM) 工作模式到 LPM 模式转换延迟  LPM ↓，G ↑（高于 V(G_GOOD)）至 GATE ↓，WAKE ↑（低到高 Z），CL(GATE) = 47nF 37 51 µs
tGATE(WAKE_LPM) LPM 模式到工作模式转换延迟，使用 LPM 触发器 LPM ↑ 至 GATE ↑，CL(GATE) = 47nF 3.8 6 µs
tG(WAKE_LPM) LPM 模式到工作模式转换延迟，使用 LPM 触发器 LPM ↑，GATE ↑（高于 V(G_GOOD)）至 G ↓，WAKE ↓，CL(G) = 47nF，V(LPM) = 0V 9 15 µs
tGATE(WAKE_LWU) 负载唤醒期间的 GATE 导通传播延迟 V(DRN–CS2-)↑ V(LWU) 至 GATE ↑，
CL(GATE) = 47nF，V(LPM) = 0V		 4 5.5 µs
tG(WAKE_LWU) 负载唤醒期间的 G 关断传播延迟 V(DRN–CS2-) ↑ V(LWU)，GATE ↑（高于 V(G_GOOD)）至 G ↓，WAKE ↓，CL(G) = 47nF，V(LPM) = 0V 9 15 µs
tGATE(EN_OFF) EN 关断传播延迟  EN ↓ 至 GATE ↓，
CL(GATE) = 47nF，LPM = 高电平		 3.1 4.5 µs
tGATE(UVLO_OFF) UVLO 关断传播延迟  UVLO ↓ 至 GATE  ↓，
CL(GATE) = 47nF，LPM = 高电平		 4 6.5 µs
tGATE(UVLO_ON) UVLO 至 GATE 导通传播延迟，CBT 预偏置大于 VPORF 且 INP 保持高电平 EN/UVLO ↑ 至 GATE ↑，
CL(GATE) = 47nF，INP = 2V，LPM = 高电平		 8.5 25 µs
tGATE(VS_OFF) GATE 关断传播延迟，VS 下降至低于 VPORF 且 INP、EN/UVLO 保持高电平 VS ↓（越过 VPORF）至 GATE ↓，
CL(GATE) = 47nF，
INP = EN/UVLO = 2V，LPM = 高电平		 25 40 µs
tSC 工作模式下的短路保护传播延迟 V(CS1+–CS1-) ↑ V(SCP) 至 GATE  ↓，
CL(GATE) = 47nF，V(LPM) = 2V
 		 3.9 5 µs
tLPM_SC LPM 下的短路保护传播延迟（短路状态下上电进入 LPM） V(DRN–CS2-) ↑ V(LPM_SCP) 至 GATE ↑，
CL(GATE) = 47nF，V(LPM) = 0V		 3.1 4.5 µs
tGATE(FLT_ASSERT) 短路期间的 FLT 置为有效延迟 V(CS1+–CS1–) ↑ V(SCP) 至 FLT ↓ 15 21 µs
tGATE(FLT_DE_ASSERT) 短路期间的 FLT 置为无效延迟 V(CS1+–CS1–) ↓ V(SCP) 至 FLT ↑ 3.8 µs
tGATE(FLT_ASSERT_BSTUVLO) GATE 驱动 UVLO 期间的 FLT 置为有效延迟 V(GATE–SRC) ↓ V(BSTUVLOR) 至 FLT ↓ 30 µs
tGATE(FLT_DE_ASSERT_BSTUVLO) GATE 驱动 UVLO 期间的 FLT 置为无效延迟 V(GATE–SRC) ↑ V(BSTUVLOR) 至 FLT ↑ 15 µs
t(IDIR_DELAY) I_DIR 引脚上的电流方向指示延迟 V(SNS)  ↑ 或 ↓ 至 V(I_DIR) ↑ 或 ↓
 		 6.5 10 µs