ZHCSXL6 December   2024 DRV8351-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级 - 通信
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序图
    7. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 三相 BLDC 栅极驱动器
        1. 7.3.1.1 栅极驱动器时序
          1. 7.3.1.1.1 传播延迟
          2. 7.3.1.1.2 死区时间和跨导保护
        2. 7.3.1.2 模式（反相和同相 INLx）
      2. 7.3.2 引脚图
      3. 7.3.3 栅极驱动器保护电路
        1. 7.3.3.1 VBSTx 欠压锁定 (BSTUV)
        2. 7.3.3.2 GVDD 欠压锁定 (GVDDUV)
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 自举电容器和 GVDD 电容器选型
      3. 8.2.3 应用曲线
  10. 9 电源相关建议
  11. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 接收文档更新通知
    2. 11.2 支持资源
    3. 11.3 商标
    4. 11.4 静电放电警告
    5. 11.5 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息
7.3.1.1.2 死区时间和跨导保护

在 DRV8351-SEP 中，高侧和低侧输入独立运行，但有一个例外，即当高侧和低侧同时开启时，以便防止发生跨导。当高侧和低侧输入同时为逻辑高电平时，DRV8351-SEP 会关闭高侧和低侧输出，以防止击穿。

在 DRV8351D-SEP 中，会插入 200ns（典型值）的固定死区时间，以防止高侧和低侧栅极输出同时导通。

DRV8351-SEP 跨导保护和死区时间插入图 7-2 跨导保护和死区时间插入