ZHCSQC4 数据表 | 德州仪器 TI.com.cn

ZHCSQC4A June 2022 – November 2022 IWR6243

PRODUCTION DATA

⁽¹⁾		标准模式		快速模式		单位
⁽¹⁾		最小值	最大值	最小值	最大值	单位
t_c(SCL)	周期时间，SCL	10		2.5		μs
t_{su(SCLH-SDAL)}	在 SDA 低电平之前 SCL 高电平的建立时间（对于重复启动条件）	4.7		0.6		μs
t_h(SCLL-SDAL)	在 SDA 低电平之后 SCL 低电平的保持时间（对于启动或重复启动条件）	4		0.6		μs
t_w(SCLL)	脉冲持续时间，SCL 低电平	4.7		1.3		μs
t_w(SCLH)	脉冲持续时间，SCL 高电平	4		0.6		μs
t_su(SDA-SCLH)	建立时间，在 SCL 高电平之前 SDA 有效	250		100		μs
t_h(SCLL-SDA)	保持时间，在 SCL 低电平之后 SDA 有效	0	3.45⁽¹⁾	0	0.9	μs
t_w(SDAH)	脉冲持续时间，在停止和启动条件之间 SDA 高电平	4.7		1.3		μs
t_{su(SCLH-SDAH)}	在 SDA 高电平之前 SCL 高电平的建立时间（对于停止条件）	4		0.6		μs
t_w(SP)	脉冲持续时间，尖峰（必须被抑制）			0	50	ns
C_b⁽²⁾⁽³⁾	每个总线的容性负载		400		400	pF

(1) I2C 引脚 SDA 和 SCL 不具备失效防护 I/O 缓冲器。当该器件的电源关闭时，这些引脚有可能耗电。

(2) 仅当器件不延长 SCL 信号的低电平周期 (tw(SCLL)) 时，才必须满足 I2C 总线器件的最大 th(SDA-SCLL)。

(3) C_b = 以 pF 为单位的一条总线的总电容。如果与快速模式器件混合使用，可实现更快的下降时间。

图 8-7 I2C 时序图

注：

一个器件必须在内部为 SDA 信号提供一个最少为 300ns 的保持时间（以 SCL 信号的 VIHmin 为基准）来连接 SCL 下降边沿的未定义区域。
仅当器件不延长 SCL 信号的低电平周期 (tw(SCLL)) 时，才必须满足最大 th(SDA-SCLL)。快速模式 I2C 总线器件可用于标准模式 I2C 总线系统，但必须满足 t_su(SDA-SCLH) ≥ 250ns 的要求。如果该器件不延长 SCL 信号的低电平周期，将自动成为该情况。如果器件确实延长了 SCL 信号的低电平周期，它必须将下一个数据位输出到 SDA 线路 tr 最大值 + t_su(SDA-SCLH)。