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ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP

PRODUCTION DATA

5.9 时序要求

			最小值	标称值	最大值	单位
ADC 采样时钟
f_S	ADC 内核采样时钟频率	高性能模式	500⁽¹⁾		1600⁽¹⁾	MHz
	ADC 内核采样时钟频率	低功耗模式			1000⁽¹⁾
	ADC 内核最小采样时钟频率	低功耗模式		500⁽¹⁾
t_S	ADC 内核采样时钟周期	高性能模式	625⁽¹⁾		2000⁽¹⁾	ps
	ADC 内核采样时钟周期	低功耗模式	1000⁽¹⁾			ps
	ADC 内核最大采样时钟周期	低功耗模式		2000⁽¹⁾		ps
时钟输入（CLK+、CLK–、SE_CLK）
f_CLK	CLK± 输入频率	PLL 已禁用	500		1600	MHz
f_CLK	CLK± 输入频率	PLL 启用、PLLREF_SE = 0	50		500	MHz
f_{SE_CLK}	SE_CLK 输入频率	PLL 启用、PLLREF_SE = 1	50		500	MHz
DC_(CLKMIN)	最小输入时钟占空比（CLK± 和 SE_CLK）	输入时钟占空比（CLK± 和 SE_CLK）		40%
DC_(CLKMAX)	最大输入时钟占空比（CLK± 和 SE_CLK）	输入时钟占空比（CLK± 和 SE_CLK）		60%
锁相环 (PLL) 和压控振荡器 (VCO)
f_PLLPFD	PLL 相位频率检测器 (PFD) 频率	启用 PLL	50		500	MHz
f_VCO	闭环压控振荡器 (VCO) 频率	启用 PLL	7200		8200	MHz
SYSREF（SYSREF+、SYSREF–）
t_INV(SYSREF)	由 SYSREF_POS 状态寄存器测量的 CLK± 周期的无效 SYSREF 采集区域的宽度，表示建立或保持时间违例⁽²⁾			250		ps
t_INV(TEMP)	无效 SYSREF 采集区域在温度范围内的漂移，正数表示向 SYSREF_POS 寄存器的 MSB 移位			0.05		ps/°C
t_INV(VA11)	VA11 电源电压上的无效 SYSREF 采集区域漂移，正数表示向 SYSREF_POS 寄存器的 MSB 移位			-0.17		ps/mV
t_STEP(SP)	SYSREF_POS LSB 的延迟	SYSREF_ZOOM = 0		125		ps
t_STEP(SP)	SYSREF_POS LSB 的延迟	SYSREF_ZOOM = 1		69		ps
DC_(SYSREF)	使用周期性 SYSREF 信号时的 SYSREF 占空比（有效）			50%	55%
t_{(PH_SYS)}	SYSREF± 上升沿事件后的最小 SYSREF± 置位持续时间			4		ns
JESD204C 同步时序 (SYNCSE)
串行编程接口（SCLK、SDI、SCS）
f_CLK(SCLK)	串行时钟频率		0		15.625	MHz
t_(PH)	串行时钟高电平值脉冲持续时间			32		ns
t_(PL)	串行时钟低电平值脉冲持续时间			32		ns
t_SU(SCS)	SCS 至 SCLK 上升沿的建立时间			25		ns
t_H(SCS)	SCLK 上升沿至 SCS 的保持时间			3		ns
t_SU(SDI)	SDI 至 SCLK 上升沿的建立时间			25		ns
t_H(SDI)	SCLK 上升沿至 SDI 的保持时间			3		ns

(1) 除非根据已编程的 JMODE，在四通道器件的工作模式表中从功能上限制在一个更小的范围内。

(2) 使用 SYSREF_POS 为 SYSREF 采集选择理想的 SYSREF_SEL 值，更多有关 SYSREF 窗口化的信息，请参阅 SYSREF 窗口化章节。由 t_INV(SYSREF) 指定的无效区域，表示由 SYSREF_SEL 测量的 CLK± 周期 (t_CLK) 的一部分，该部分可能导致建立和保持时间违例。验证 SYSREF± 和 CLK± 在系统工作条件下与在标称条件（用于查找更优 SYSREF_SEL）下的计时偏斜不会导致在 SYSREF_POS 中选定的 SYSREF_SEL 位置发生无效区域。否则，可能需要依赖温度的 SYSREF_SEL 选择来跟踪 CLK± 和 SYSREF± 之间的偏斜。