ZHCSLT3C December   2020  – February 2026 LMK1D1204 , LMK1D1208

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
    1. 4.1 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 失效防护输入和磁滞
      2. 8.3.2 输入多路复用器
    4. 8.4 器件功能模式
      1. 8.4.1 LVDS 输出端接
      2. 8.4.2 输入端接
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

9.2.1 设计要求

图 9-1 中所示的 LMK1D120x 配置为选择两个输入，一个输入是来自背板的 156.25MHz LVDS 时钟，另一个输入是 156.25MHz LVCMOS 2.5V 辅助振荡器。LVDS 时钟使用集成基准电压发生器进行交流耦合和偏置。使用电阻分压器正确地设置 LVCMOS 时钟的阈值电压。0.1µF 电容器用于降低 VAC_REF 和 SECREF_N 上的噪声。然后，可以将任一输入信号扇出到所需的器件，如图所示。配置示例是在具有以下属性的线路卡应用中驱动 4 个 LVDS 接收器：

  • PHY 器件能够与 LVDS 驱动器（如 LMK1D120x）进行直流耦合。此 PHY 器件具有内部端接功能，因此不需要额外的元件即可正常运行。
  • ASIC LVDS 接收器具有内部端接功能,并且在与 LMK1D120x 相同的共模电压下工作。同样，无需额外的元件。
  • FPGA 需要外部交流耦合，但具有内部端接。放置 0.1µF 电容器以便提供交流耦合。同样，CPU 在内部端接，并仅需要外部交流耦合电容器。
  • 为了实现最佳性能，LMK1D 器件未使用的输出使用 100Ω 电阻器进行差分端接。