ZHCSI90F December   2017  – August 2026 ISO1042

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  瞬态抗扰度
    4. 5.4  建议运行条件
    5. 5.5  热性能信息
    6. 5.6  功率等级
    7. 5.7  绝缘规格
    8. 5.8  安全相关认证
    9. 5.9  安全限值
    10. 5.10 电气特性 - 直流规格
    11. 5.11 开关特性
    12. 5.12 绝缘特性曲线
    13. 5.13 典型特性
  7. 6 参数测量信息
    1. 6.1 测试电路
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 CAN 总线状态
      2. 7.3.2 数字输入与输出：TXD（输入）和 RXD（输出）
      3. 7.3.3 保护特性
        1. 7.3.3.1 TXD 显性超时 (DTO)
        2. 7.3.3.2 热关断 (TSD)
        3. 7.3.3.3 欠压锁定和默认状态
        4. 7.3.3.4 悬空引脚
        5. 7.3.3.5 未供电设备
        6. 7.3.3.6 CAN 总线短路电流限制
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 总线负载能力、长度和节点数
        2. 8.2.2.2 CAN 端接
      3. 8.2.3 应用曲线
        1. 8.2.3.1 绝缘寿命
    3. 8.3 DeviceNet 应用
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
        1. 8.5.1.1 PCB 材料
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11Mechanical, Packaging, and Orderable Information

5.11 开关特性

在建议的工作条件下测得（除非另有说明）
参数测试条件最小值典型值最大值单位
器件开关特性
tPROP(LOOP1)总环路延迟，驱动器输入 TXD 至接收器 RXD，隐性状态至显性状态参阅图 6-6，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns；1.71V ≤ VCC1 ≤ 1.89V70125198.0ns
参阅图 6-6，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns；2.25V ≤ VCC1 ≤ 5.5V70122192.0ns
tPROP(LOOP2)总环路延迟，驱动器输入 TXD 至接收器 RXD，显性状态至隐性状态参阅图 6-6，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns；1.71V ≤ VCC1 ≤ 1.89V70155215.0ns
参阅图 6-6，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns；2.25V ≤ VCC1 ≤ 5.5V70152215.0ns
tUV_RE_ENABLE发生欠压事件后重新使能所需的时间发生 VCC1 或 VCC2 欠压事件后器件恢复正常运行所需的时间300.0µs
CMTI共模瞬态抗扰度VCM = 1200VPK，参阅图 6-1085100kV/µs
驱动器开关特性
tpHR传播延迟时间，HIGH TXD 到驱动器隐性参阅图 6-3，RL = 60Ω 且 CL = 100pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns76120ns
tpLD传播延迟时间，LOW TXD 到驱动器显性61120
tsk(p)脉冲偏斜 (|tpHR - tpLD|)14
tR差分输出信号上升时间45
tF差分输出信号下降时间45
VSYM输出对称性（显性或隐性）(VO(CANH) + VO(CANL)) / VCC2参阅图 6-3 和图 8-4，RTERM = 60Ω，CSPLIT = 4.7nF，CL = 开路，RL = 开路，TXD = 250kHz，1MHz0.91.1V/V
tTXD_DTO显性超时参阅图 6-8，RL = 60Ω，CL = 开路1.23.8ms
接收器开关特性
tpRH传播延迟时间，总线隐性输入到 RXD 高电平输出参阅图 6-5，CL(RXD) = 15pF75130ns
tpDL传播延迟时间，总线显性输入到 RXD 低电平输出63130ns
tR输出信号上升时间 (RXD)1.4ns
tF输出信号下降时间 (RXD)1.8ns
FD 时序参数
tBIT(BUS)tBIT(TXD) = 500ns 时 CAN 总线输出引脚上的位时间参阅图 6-7，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns435.0530.0ns
tBIT(TXD) = 200ns 时 CAN 总线输出引脚上的位时间参阅图 6-7，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns155.0210.0ns
tBIT(RXD)tBIT(TXD) = 500ns 时 RXD 输出引脚上的位时间参阅图 6-7，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns400550.0ns
tBIT(TXD) = 200ns 时 RXD 输出引脚上的位时间参阅图 6-7，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns120.0220.0ns
∆tRECtBIT(TXD) = 500ns 时的接收器时序对称性参阅图 6-7，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns；ΔtREC = tBIT(RXD) - tBIT(BUS)，-65.040.0ns
tBIT(TXD) = 200ns 时的接收器时序对称性参阅图 6-7，RL = 60Ω，CL = 100pF，CL(RXD) = 15pF；TXD 输入上升/下降时间（10% 至 90%）= 1ns；ΔtREC = tBIT(RXD) - tBIT(BUS)-45.015.0ns