ZHCAG26 December   2025 MSPM0H3216

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 MSPM0H 硬件设计检查清单
  5. 2 MSPM0H 器件中的电源
    1. 2.1 数字电源
    2. 2.2 模拟电源
    3. 2.3 内置电源和电压基准
    4. 2.4 推荐的电源去耦电路
  6. 3 复位和电源监控器
    1. 3.1 数字电源
    2. 3.2 电源监控器
  7. 4 时钟系统
    1. 4.1 内部振荡器
    2. 4.2 外部振荡器
    3. 4.3 外部时钟输出 (CLK_OUT)
    4. 4.4 频率时钟计数器 (FCC)
  8. 5 调试器
    1. 5.1 调试端口引脚和引脚排列
    2. 5.2 使用标准 JTAG 连接器的调试端口连接
  9. 6 主要模拟外设
    1. 6.1 ADC 设计注意事项
  10. 7 主要数字外设
    1. 7.1 计时器资源和设计注意事项
    2. 7.2 UART 和 LIN 资源以及设计注意事项
    3. 7.3 I2C 和 SPI 设计注意事项
  11. 8 GPIO
    1. 8.1 GPIO 输出开关速度和负载电容
    2. 8.2 GPIO 灌电流和拉电流
    3. 8.3 高速 GPIO (HSIO)
    4. 8.4 在没有电平转换器的情况下与 1.8V/3.3V 器件通信
    5. 8.5 未使用引脚连接
  12. 9 布局指南
    1. 9.1 电源布局
    2. 9.2 接地布局注意事项
    3. 9.3 布线、过孔和其他 PCB 元件
    4. 9.4 如何选择电路板层和建议堆叠
  13. 10总结
  14. 11参考资料

1 MSPM0H 硬件设计检查清单

表 1-1 描述了 MSPM0H 硬件设计过程中需要检查的主要内容。以下各节提供了更多详细信息。

表 1-1 MSPM0H 硬件设计检查清单
引脚 说明 要求
VDD 电源正极引脚 在 VDD 和 VSS 之间放置 10μF 和 100nF 电容器，并使这些器件靠近 VDD 和 VSS 引脚。
VSS 电源负极引脚
NRST 复位引脚 连接一个外部 47kΩ 上拉电阻和一个 10nF 至 100nF 下拉电容。在 RESET 引脚上添加一个具有适当电容的电容器可以抑制 ESD 引起的瞬态干扰，从而降低意外复位的风险。
VREF+ 电压基准电源 - 外部基准输入
  • 当使用 VREF+ 和 VREF- 为 ADC 等模拟外设提供外部电压基准时，必须在 VREF+ 与 VREF-/GND 之间放置一个去耦电容，该电容基于外部基准源。
  • 如果应用不需要外部电压基准，则可以保持开路。
VREF- 电压基准接地电源 - 外部基准输入
SWCLK 来自调试探针的串行线时钟 内部下拉到 VSS，不需要任何外部器件。
SWDIO 双向（共享）串行线数据 内部上拉到 VDD，不需要任何外部器件。
PA11 默认 BSL 调用引脚 保持下拉状态，以避免在复位后进入 BSL 模式。（BSL 调用引脚可以重新映射。）
PAx 通用 I/O 将相应的引脚功能设置为 GPIO。(PINCMx.PF = 0x1)
未使用的 PAx 通用 I/O 使用内部上拉或下拉电阻器将未使用的引脚配置为输出低电平或输入。
散热焊盘 QFN 封装上的散热焊盘 焊盘的热量通过过孔传递到 PCB 的连续铜平面（例如 GND 平面）。铜面积越大，散热效果越好。
注： 对于具有与通用 I/O 共享的功能的任何未使用引脚，请按照节 8.5中的指南进行操作。

TI 建议将一个 10μF 和一个 0.1nF 低 ESR 陶瓷去耦电容器组合连接到 VDD 和 VSS 引脚。可以使用值更大的电容，但可能会影响电源轨斜升时间。去耦电容必须尽可能靠近要去耦的引脚的位置（几毫米范围内）。

NRST 复位引脚需要连接一个外部 47kΩ 上拉电阻器和一个 10nF 下拉电容器。

对于支持外部晶振的器件，在使用外部晶振时，需要为晶体振荡器引脚使用外部旁路电容。

MSPM0H 典型应用原理图图 1-1 MSPM0H 典型应用原理图