ZHCAG05 November   2025 AM2752-Q1 , AM2754-Q1

 

  1.   1
  2.   摘要
  3.   如何使用本文档
  4.   商标
  5. 1数字音频格式
    1. 1.1 I2S
    2. 1.2 TDM
  6. 2McASP 概述
  7. 3AM275x 的 McASP 连接
    1. 3.1 McASP 常见配置
      1. 3.1.1 McASP 作为时钟控制器
        1. 3.1.1.1 使用内部音频 PLL 生成的时钟
        2. 3.1.1.2 使用 AUDIO_EXT_REFCLK AUXCLK 源生成的时钟
        3. 3.1.1.3 使用 AUDIO_EXT_REFCLK AHCLK 源生成的时钟
      2. 3.1.2 McASP 作为时钟外设
        1. 3.1.2.1 通过 AUDIO_EXT_REFCLK 输入在外部生成的时钟
  8. 4McASP 布局注意事项
    1. 4.1 与引导模式逻辑共享的 McASP 信号
    2. 4.2 单时钟域中多个器件的 McASP 拓扑
  9. 5ASRC 概述
  10. 6McASP 实际示例
    1. 6.1 使用两个时钟域的内部音频 PLL 进行音频播放
    2. 6.2 使用外部时钟源和 McASP 同步模式进行音频播放
    3. 6.3 使用 ASRC 桥接两个时钟域的音频播放
  11. 7关键音频系统设计要点
  12. 8参考资料

3.1.1.1 使用内部音频 PLL 生成的时钟

下面的部分详细介绍了 McASP 的示例设置，其中位时钟和帧同步配置为输出，并使用内部音频 PLL 作为时钟基准生成。

说明 GF MUX AUXCLK 源 AHCLK 位时钟 帧同步
具有内部音频 PLL 基准的 McASP 时钟控制器 内部音频 PLL 内部生成 内部生成 内部生成

在本例中，McASP 配置为 48kHz 帧同步、TDM8 帧格式且采用 32 位字长，最终位时钟频率为 12.288MHz。GF MUX 配置为指向本地基准多路复用器，该多路复用器选择了 MAIN_PLL4_HSDIV0。默认情况下，MAIN_PLL4_HSDIV0 设置为 49.152MHz。SDK 驱动程序会根据时隙数、帧同步频率以及帧同步与 AHCLK 之比来设置 AHCLK 和 ACLK 分频器。

当 AHCLK 在内部生成时，可以选择在任何 AUDIO_EXT_REFCLK 引脚上输出 AHCLK，以提供系统时钟基准输出。

此外，McASP 的时钟丢失检测功能由通过内部生成的 AHCLK 启用。有关 McASP 的时钟丢失检测的其他信息，请参阅《AM275x 技术参考手册》的 MCASP 错误报告 部分中的时钟故障检测 一章。

具有音频 PLL 基准的 McASP 时钟控制器图 3-5 具有音频 PLL 基准的 McASP 时钟控制器