ZHCAG05 November   2025 AM2752-Q1 , AM2754-Q1

 

  1.   1
  2.   摘要
  3.   如何使用本文档
  4.   商标
  5. 1数字音频格式
    1. 1.1 I2S
    2. 1.2 TDM
  6. 2McASP 概述
  7. 3AM275x 的 McASP 连接
    1. 3.1 McASP 常见配置
      1. 3.1.1 McASP 作为时钟控制器
        1. 3.1.1.1 使用内部音频 PLL 生成的时钟
        2. 3.1.1.2 使用 AUDIO_EXT_REFCLK AUXCLK 源生成的时钟
        3. 3.1.1.3 使用 AUDIO_EXT_REFCLK AHCLK 源生成的时钟
      2. 3.1.2 McASP 作为时钟外设
        1. 3.1.2.1 通过 AUDIO_EXT_REFCLK 输入在外部生成的时钟
  8. 4McASP 布局注意事项
    1. 4.1 与引导模式逻辑共享的 McASP 信号
    2. 4.2 单时钟域中多个器件的 McASP 拓扑
  9. 5ASRC 概述
  10. 6McASP 实际示例
    1. 6.1 使用两个时钟域的内部音频 PLL 进行音频播放
    2. 6.2 使用外部时钟源和 McASP 同步模式进行音频播放
    3. 6.3 使用 ASRC 桥接两个时钟域的音频播放
  11. 7关键音频系统设计要点
  12. 8参考资料

3.1.1 McASP 作为时钟控制器

如果 McASP 配置为时钟控制器，则位时钟和帧同步信号将配置为输出。当源设置为内部生成时，SDK 驱动程序将位时钟和帧同步定义为输出。这意味着位时钟由高时钟在内部生成，基于位时钟生成帧同步。TX 或 RX 域的高时钟以及 McASP AUXCLK 提供了许多选项，可更好地满足音频系统要求。

AUXCLK 是单个时钟基准，可以同时提供给 TX 和 RX 域。对于 AM275x，每个 McASP AUXCLK 输入都连接到一个无干扰 (GF) 时钟多路复用器，用于在本地和外部时钟基准之间进行选择。AUXCLK 的本地基准是音频 PLL (PLL4) 时钟输入，或 PLL 的高速分频器输出之一。外部时钟基准是任何 AUDIO_EXT_REFCLK 输入。

当 AHCLK 在内部生成时，AHCLK 可以作为任何 AUDIO_EXT_REFCLK 引脚上的输出路由，以提供高频基准。

注： 当使用 AUXCLK 生成 AHCLK 时，SDK 将高时钟源 (AHCLK) 称为在内部生成。这可能会造成混淆，因为如果为 AUDIO_EXT_REFCLK 多路复用器基准选项配置了 GF 多路复用器，AUXCLK 输入可以选择在外部生成。
具有 AUXCLK 源的 McASP 控制器图 3-4 具有 AUXCLK 源的 McASP 控制器