ZHCADI8A December 2023 – November 2025 DP83822H , DP83822HF , DP83822I , DP83822IF , DP83826I
媒体独立接口是一个同步 4 位宽半字节数据接口,用于将 PHY 连接到 MAC。MII 完全符合 IEEE 802.3-2002 第 22 条。
表 2-14 中总结了 MII 信号。
| 功能 | 引脚 |
|---|---|
| 数据信号 | TX_D[3:0] |
| RX_D[3:0] | |
| 发送和接收信号 | TX_EN |
| RX_DV | |
| 线路状态信号 | CRS |
| COL | |
| 时钟 | TX_CLK |
| RX_CLK |
图 2-14 MII 信令参考下面的波形来验证 100BASE-Tx MII 模式下的预期 MAC 数据和时钟信号。表 2-24 显示了从数据表获取的显示在波形中的规格。如果 PHY 未建立链接或链接速率为10Mbps,则 MII 信令需要为 2.5Mhz;如果链接速率为 100Mbps,则需要为 25MHz。请注意,TX_CLK 和 RX_CLK 都是 PHY 的输出。
如果怀疑 MAC 总线(TX 或 RX)有问题,请探测布线接收器侧的线路,确保满足接收器的建立时间和保持时间以及 VIH/VIL 要求。违反这些规范的典型症状是,当 PHY 指示干净的流量 (Reg 0x15) 时,MAC 上出现数据包错误。
| 测试条件 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| RX_CLK 高电平/低电平时间 | 16 | 20 | 24 | ns |
| RX_D[3:0]、RX_ER、RX_DV 相对于 RX_CLK 上升的延迟时间 | 10 | 30 | ns |
| 测试条件 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| TX_CLK 高电平/低电平时间 | 16 | 20 | 24 | ns |
| TX_D[3:0],TX_ER、TX_EN 设置为 TX_CLK | 10 | ns | ||
| TX_D[3:0],来自 TX_CLK 的 TX_ER、TX_EN 保持 | 0 | ns |
| 测试条件 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| RX_CLK 高电平/低电平时间 | 160 | 200 | 240 | ns |
| RX_D[3:0]、RX_ER、RX_DV 相对于 RX_CLK 上升的延迟时间 | 100 | 300 | ns |
| 测试条件 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| TX_CLK 高电平/低电平时间 | 190 | 200 | 240 | ns |
| TX_D[3:0],TX_ER、TX_EN 设置为 TX_CLK | 25 | ns | ||
| TX_D[3:0],来自 TX_CLK 的 TX_ER、TX_EN 保持 | 0 | ns |